JP2006099500A - Regulator circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a regulator circuit capable of reducing capacitance and ESR of an output capacitor C<SB>0</SB>at a low cost. <P>SOLUTION: This regulator circuit is provided with an output transistor Q10 connected between a power source terminal V<SB>DD</SB>and an output terminal V<SB>OUT</SB>, dividing circuits R1 and R2 dividing output voltage between the output terminal and a ground terminal to generate divided voltage from an intermediate node N1, error amplifiers Q1-Q8 and 11 generating an error signal according to a difference between a reference voltage and the divided voltage, and a control transistor Q9 controlling the output transistor according to the error signal. In the regulator circuit, a first phase correction capacitor C1 is connected between the output terminal and the intermediate node N1 of the dividing circuit, while a second phase correction capacitor C2 is connected between the output terminal and a predetermined node N2 of the error amplifiers. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、レギュレータ回路に関し、特に、大電流出力を必要とするシリーズレギュレータＩＣに関する。   The present invention relates to a regulator circuit, and more particularly to a series regulator IC that requires a large current output.

レギュレータ回路は、外部から供給される電源電圧を安定化し、安定化された出力電圧を出力端子へ供給する回路である。レギュレータ回路の出力端子には、出力コンデンサ（出力容量）が接続された上で、負荷が接続される。これにより、負荷には、レギュレータ回路で安定化され、かつ出力コンデンサで平滑化された出力電圧が供給される。   The regulator circuit is a circuit that stabilizes a power supply voltage supplied from the outside and supplies a stabilized output voltage to an output terminal. An output capacitor (output capacitance) is connected to the output terminal of the regulator circuit, and then a load is connected. Thereby, the output voltage stabilized by the regulator circuit and smoothed by the output capacitor is supplied to the load.

レギュレータ回路の出力側に接続される出力コンデンサＣＯとしては、電解コンデンサやタンタルコンデンサが一般的であるが、小型化の要請などに応えるため、より小容量のセラミックコンデンサも用いられるようになってきている。 As the output capacitor CO connected to the output side of the regulator circuit, an electrolytic capacitor or a tantalum capacitor is generally used. However, in order to meet a demand for downsizing, a smaller-capacitance ceramic capacitor is also used. ing.

ところで、コンデンサは、その種類によって異なるＥＳＲ値（Equivalent Series Resistance：等価直列抵抗）を持つことが知られている。例えば、電解コンデンサは、周波数や温度により変化するが、おおよそ０．１〜１００［Ω］のＥＳＲ値を有し、タンタルコンデンサは、０．０１〜１［Ω］のＥＳＲ値を有する。また、セラミックコンデンサは、０．００１〜０．１［Ω］のＥＳＲ値を有している。そして、レギュレータ回路の出力端子に接続される出力コンデンサのＥＳＲ値が、レギュレータ回路の位相補償レンジとの関係において適切でない場合、発振が生じることがある。   Incidentally, it is known that a capacitor has an ESR value (Equivalent Series Resistance) that varies depending on the type of the capacitor. For example, although an electrolytic capacitor changes with frequency and temperature, it has an ESR value of approximately 0.1 to 100 [Ω], and a tantalum capacitor has an ESR value of 0.01 to 1 [Ω]. The ceramic capacitor has an ESR value of 0.001 to 0.1 [Ω]. If the ESR value of the output capacitor connected to the output terminal of the regulator circuit is not appropriate in relation to the phase compensation range of the regulator circuit, oscillation may occur.

従来のレギュレータ回路は、例えば、図１に示されるように構成されている。   A conventional regulator circuit is configured, for example, as shown in FIG.

図示のレギュレータ回路は、電源端子ＶＤＤと、接地端子ＧＮＤと、出力端子ＶＯＵＴとを有する３端子レギュレータ回路（シリーズレギュレータＩＣ）である。図示のレギュレータ回路は、出力電流が例えば１５０ｍＡ以上の大電流出力用であるので、それを構成するトランジスタはバイポーラトランジスタである。周知のように、バイポーラトランジスタは、制御端子としてベースを持ち、一対の主要電極端子としてコレクタおよびエミッタを持つ。 The illustrated regulator circuit is a three-terminal regulator circuit (series regulator IC) having a power supply terminal V DD , a ground terminal GND, and an output terminal VOUT . The regulator circuit shown is for a large current output with an output current of, for example, 150 mA or more. Therefore, the transistor constituting the regulator circuit is a bipolar transistor. As is well known, a bipolar transistor has a base as a control terminal and a collector and an emitter as a pair of main electrode terminals.

このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＱ１〜Ｑ１０と、第１及び第２の抵抗器Ｒ１、Ｒ２と、位相補正用コンデンサＣ１とを有している。   This regulator circuit includes a constant current source 11, first to tenth transistors Q1 to Q10, first and second resistors R1 and R2, and a phase correcting capacitor C1.

定電流源１１と第１乃至第８のトランジスタＱ１〜Ｑ８とは、第１及び第２の抵抗器Ｒ１、Ｒ２で分圧された分圧電圧と、図示しない参照電圧生成回路で生成された参照電圧との差に応じた誤差信号を発生するエラーアンプを構成する。   The constant current source 11 and the first to eighth transistors Q1 to Q8 are a divided voltage divided by the first and second resistors R1 and R2, and a reference generated by a reference voltage generation circuit (not shown). An error amplifier that generates an error signal according to the difference from the voltage is configured.

第９のトランジスタＱ９は、エラーアンプが出力する誤差信号を増幅して第１０のトランジスタＱ１０のベースに供給する制御トランジスタとして働く。   The ninth transistor Q9 functions as a control transistor that amplifies the error signal output from the error amplifier and supplies it to the base of the tenth transistor Q10.

第１０のトランジスタＱ１０は、電源端子ＶＤＤと出力端子ＶＯＵＴとの間に接続される出力トランジスタ（パワートランジスタ）であって、電源端子ＶＤＤに与えられる入力電圧をレギュレートして出力電圧を出力端子ＶＯＵＴへ供給する。 The tenth transistor Q10 is an output transistor (power transistor) connected between the power supply terminal V DD and the output terminal VOUT, and regulates the input voltage applied to the power supply terminal V DD to generate an output voltage. Supply to the output terminal VOUT .

第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に接続される。これら抵抗器Ｒ１及びＲ２は、前述の通り、出力電圧を分圧して分圧電圧を生成する分圧回路として働く。 The first and second resistors R1 and R2 are connected in series with each other and connected between the output terminal VOUT and the ground terminal GND. As described above, the resistors R1 and R2 function as a voltage dividing circuit that divides the output voltage to generate a divided voltage.

位相補正用コンデンサＣ１は、出力端子ＶＯＵＴと上記分圧回路の分圧電圧を生成する中間ノードＮ１との間に接続されている。 The phase correcting capacitor C1 is connected between the output terminal VOUT and the intermediate node N1 that generates the divided voltage of the voltage dividing circuit.

第１及び第２の抵抗器Ｒ１及びＲ２と位相補正用コンデンサＣ１との組み合わせは、進相補償回路として動作する（例えば、非特許文献１参照）。また、上述したレギュレータ回路は、例えば非特許文献２に記載されている。   The combination of the first and second resistors R1 and R2 and the phase correcting capacitor C1 operates as a phase advance compensation circuit (see, for example, Non-Patent Document 1). Moreover, the regulator circuit mentioned above is described in the nonpatent literature 2, for example.

次に、エラーアンプの構成について説明する。第１のトランジスタＱ１は、ｎｐｎ形バイポーラトランジスタから成り、そのベースには基準電圧が供給される。第２のトランジスタＱ２も、ｎｐｎ形バイポーラトランジスタから成り、そのベースには分圧電圧が供給される。第１のトランジスタＱ１と第２のトランジスタＱ２のエミッタ同士は接続され、定電流源１１を介して接地される。   Next, the configuration of the error amplifier will be described. The first transistor Q1 is formed of an npn bipolar transistor, and a reference voltage is supplied to its base. The second transistor Q2 is also composed of an npn bipolar transistor, and a divided voltage is supplied to its base. The emitters of the first transistor Q1 and the second transistor Q2 are connected to each other and grounded via the constant current source 11.

第１のトランジスタＱ１のコレクタと電源端子ＶＤＤとの間には、第３および第４のトランジスタＱ３、Ｑ４から構成される第１のカレントミラー回路が接続されている。第３および第４のトランジスタＱ３、Ｑ４は、ｐｎｐ形バイポーラトランジスタから成る。第３および第４のトランジスタＱ３、Ｑ４のエミッタは電源端子ＶＤＤに接続されている。第３のトランジスタＱ３のベースは第４のトランジスタＱ４のベースに接続されている。第４のトランジスタＱ４のベースは、第４のトランジスタＱ４のコレクタに接続されている。第４のトランジスタＱ４のコレクタは第１のトランジスタＱ１のコレクタに接続されている。 A first current mirror circuit composed of third and fourth transistors Q3 and Q4 is connected between the collector of the first transistor Q1 and the power supply terminal VDD . The third and fourth transistors Q3 and Q4 are pnp bipolar transistors. The emitters of the third and fourth transistors Q3 and Q4 are connected to the power supply terminal VDD . The base of the third transistor Q3 is connected to the base of the fourth transistor Q4. The base of the fourth transistor Q4 is connected to the collector of the fourth transistor Q4. The collector of the fourth transistor Q4 is connected to the collector of the first transistor Q1.

第２のトランジスタＱ２のコレクタと電源端子ＶＤＤとの間には、第５および第６のトランジスタＱ５、Ｑ６から構成される第２のカレントミラー回路が接続されている。第５および第６のトランジスタＱ５、Ｑ６は、ｐｎｐ形バイポーラトランジスタから成る。第５および第６のトランジスタＱ５、Ｑ６のエミッタは電源端子ＶＤＤに接続されている。第５のトランジスタＱ５のベースは第６のトランジスタＱ６のベースに接続されている。第６のトランジスタＱ６のベースは、第６のトランジスタＱ６のコレクタに接続されている。第６のトランジスタＱ６のコレクタは第２のトランジスタＱ２のコレクタに接続されている。 A second current mirror circuit composed of fifth and sixth transistors Q5 and Q6 is connected between the collector of the second transistor Q2 and the power supply terminal VDD . The fifth and sixth transistors Q5 and Q6 are pnp bipolar transistors. The emitters of the fifth and sixth transistors Q5 and Q6 are connected to the power supply terminal VDD . The base of the fifth transistor Q5 is connected to the base of the sixth transistor Q6. The base of the sixth transistor Q6 is connected to the collector of the sixth transistor Q6. The collector of the sixth transistor Q6 is connected to the collector of the second transistor Q2.

第１のカレントミラー回路および第２のカレントミラー回路と接地端子との間には、第７および第８のトランジスタＱ７、Ｑ８から構成される第３のカレントミラー回路が接続されている。第７および第８のトランジスタＱ７、Ｑ８は、ｎｐｎ形バイポーラトランジスタから成る。第７および第８のトランジスタＱ７、Ｑ８のエミッタは接地端子に接続されている。第７のトランジスタＱ７のベースは第８のトランジスタＱ８のベースに接続されている。第７のトランジスタＱ７のコレクタは第３のトランジスタＱ３のコレクタに接続されている。第８のトランジスタＱ８のベースは第８のトランジスタＱ８のコレクタに接続されている。第８のトランジスタＱ８のコレクタは第５のトランジスタＱ５のコレクタに接続されている。   A third current mirror circuit composed of seventh and eighth transistors Q7 and Q8 is connected between the first current mirror circuit and the second current mirror circuit and the ground terminal. The seventh and eighth transistors Q7 and Q8 are npn-type bipolar transistors. The emitters of the seventh and eighth transistors Q7 and Q8 are connected to the ground terminal. The base of the seventh transistor Q7 is connected to the base of the eighth transistor Q8. The collector of the seventh transistor Q7 is connected to the collector of the third transistor Q3. The base of the eighth transistor Q8 is connected to the collector of the eighth transistor Q8. The collector of the eighth transistor Q8 is connected to the collector of the fifth transistor Q5.

第１のカレントミラー回路と第３のカレントミラー回路との接続点（換言すれば、第３のトランジスタＱ３および第７のトランジスタＱ７のコレクタ）が、上記誤差信号を出力する出力ノードである。   A connection point between the first current mirror circuit and the third current mirror circuit (in other words, the collectors of the third transistor Q3 and the seventh transistor Q7) is an output node that outputs the error signal.

制御トランジスタとして動作する第９のトランジスタＱ９は、ｎｐｎ形バイポーラトランジスタから成り、そのベースが上記出力ノードに接続され、エミッタが接地端子に接続されている。   The ninth transistor Q9 operating as a control transistor is composed of an npn-type bipolar transistor, the base of which is connected to the output node, and the emitter of which is connected to the ground terminal.

出力トランジスタとして動作する第１０のトランジスタＱ１０は、ｐｎｐ形バイポーラトランジスタから成り、そのベースが第９のトランジスタＱ９のコレクタに接続され、エミッタが電源端子ＶＤＤに接続され、コレクタが出力端子ＶＯＵＴに接続されている。 The tenth transistor Q10 operating as an output transistor is composed of a pnp bipolar transistor, the base thereof is connected to the collector of the ninth transistor Q9, the emitter is connected to the power supply terminal V DD , and the collector is connected to the output terminal VOUT . It is connected.

図１のレギュレータ回路において、電源端子ＶＤＤに電源電圧（例えば、３〜７［Ｖ］）が与えられると、第１及び第２のトランジスタＱ１，Ｑ２には、これらのベースに与えられる電圧差に応じた電流が流れる。第１のトランジスタＱ１のベースに供給される参照電圧は、例えば、０．６〜１．２［Ｖ］である。 In the regulator circuit of FIG. 1, when a power supply voltage (for example, 3 to 7 [V]) is applied to the power supply terminal V DD , the voltage difference applied to the bases of the first and second transistors Q1 and Q2 A current corresponding to the current flows. The reference voltage supplied to the base of the first transistor Q1 is, for example, 0.6 to 1.2 [V].

第１及び第２のカレントミラー回路は、第１及び第２のトランジスタＱ１，Ｑ２に流れる電流と同じ大きさの電流を第７及び第８のトランジスタＱ７，Ｑ８にそれぞれ流す。第７及び第８のトランジスタＱ７，Ｑ８に供給される電流の差が、第９のトランジスタＱ９のベースに電圧（誤差信号）を与え、それによって第９のトランジスタＱ９に流れる電流が変化する。その結果、第１０のトランジスタＱ１０のベース電流が変化し、出力端子ＶＯＵＴに供給される出力電圧（例えば、０．８〜５［Ｖ］）がレギュレート（安定化）される。 The first and second current mirror circuits pass currents of the same magnitude as the currents flowing through the first and second transistors Q1 and Q2 to the seventh and eighth transistors Q7 and Q8, respectively. The difference between the currents supplied to the seventh and eighth transistors Q7 and Q8 gives a voltage (error signal) to the base of the ninth transistor Q9, whereby the current flowing through the ninth transistor Q9 changes. As a result, the base current of the tenth transistor Q10 changes, and the output voltage (for example, 0.8 to 5 [V]) supplied to the output terminal VOUT is regulated (stabilized).

位相補正用コンデンサＣ１は、例えば、２０ｐＦの容量値を持ち、このレギュレータ回路の位相補償レンジを拡大（位相進み補償）する。   The phase correction capacitor C1 has, for example, a capacitance value of 20 pF, and expands the phase compensation range of this regulator circuit (phase advance compensation).

一般に、レギュレータ回路が発振しないためには、ゲインが０ｄＢになる周波数での位相余裕（マージン）が例えば４５°以上に保たれている必要がある。   In general, in order for the regulator circuit not to oscillate, the phase margin (margin) at a frequency where the gain becomes 0 dB needs to be maintained at 45 ° or more, for example.

図２に、図１のレギュレータ回路から位相補正用コンデンサＣ１を削除したレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図２から、位相補正用コンデンサＣ１がないレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、位相補正用コンデンサＣ１がないレギュレータ回路は発振する。 Figure 2 illustrates the regulator circuit which removes the phase correction capacitor C1 from the regulator circuit of FIG. 1, the output capacitor C ESR of O is 0.01 Ohm, when the output current is 500mA, the open-loop characteristics of the regulator circuit. From FIG. 2, it can be seen that the regulator circuit without the phase correction capacitor C1 has no phase margin (margin) at a frequency at which the gain becomes 0 dB. Therefore, the regulator circuit without the phase correction capacitor C1 oscillates.

図３に、図１のレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図３から、位相補正用コンデンサＣ１があるレギュレータ回路でも、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、位相補正用コンデンサＣ１があるレギュレータ回路でも発振する。 3 shows the regulator circuit of FIG. 1, the output capacitor C ESR of O is 0.01 Ohm, when the output current is 500mA, the open-loop characteristics of the regulator circuit. As can be seen from FIG. 3, even in the regulator circuit having the phase correction capacitor C1, there is no phase margin (margin) at a frequency at which the gain becomes 0 dB. Therefore, even the regulator circuit having the phase correction capacitor C1 oscillates.

このように、出力コンデンサＣＯのＥＳＲが低い場合には、たとえ位相補正用コンデンサＣ１を設けたとしても、レギュレータ回路が発振することが分かる。 Thus, it can be seen that when the ESR of the output capacitor CO is low, the regulator circuit oscillates even if the phase correction capacitor C1 is provided.

トランジスタ技術 ９８．０８号 ｐ４０９Transistor Technology No. 98.08 p409 「実用アナログ電子回路設計法」、渡辺一雄著、総合電子出版社発行、１９９６．６．２２、第１版４章 低電圧設計法と設計留意点 ｐ１１０“Practical analog electronic circuit design method”, written by Kazuo Watanabe, published by General Electronic Publishing Co., Ltd., 1996.6.22, 1st edition, Chapter 4 Low voltage design method and design considerations

上述したように、従来のレギュレータ回路は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応することが困難であるという問題点を有している。 As described above, the conventional regulator circuit has a problem that it is difficult to cope with the reduction in the capacitance and the ESR of the output capacitor CO .

そこで、本発明は、出力コンデンサＣＯの低容量化、低ＥＳＲ化に対応できるレギュレータ回路を提供することを目的とする。 Therefore, an object of the present invention is to provide a regulator circuit that can cope with a reduction in the capacitance and ESR of the output capacitor CO .

本発明によれば、電源端子（ＶＤＤ）と出力端子（ＶＯＵＴ）と接地端子とを持つレギュレータ回路であって、前記電源端子と前記出力端子との間に接続された出力トランジスタ（Ｑ１０）と、該出力端子と前記接地端子との間の出力電圧を分圧して中間ノード（Ｎ１）から分圧電圧を生成する分圧回路（Ｒ１，Ｒ２）と、基準電圧と前記分圧電圧との差に応じた誤差信号を発生するエラーアンプ（Ｑ１〜Ｑ８、１１）と、前記誤差信号に応じて前記出力トランジスタを制御する制御トランジスタ（Ｑ９）とを備え、前記出力トランジスタを制御することにより前記出力電圧を安定化させる、前記レギュレータ回路において、前記出力端子と前記分圧回路の前記中間ノードとの間に接続された第１の位相補正用コンデンサ（Ｃ１）と、前記出力端子と前記エラーアンプの所定のノード（Ｎ２）との間に接続された第２の位相補正用コンデンサ（Ｃ２）とを有することを特徴とするレギュレータ回路が得られる。 According to the present invention, a regulator circuit having a power supply terminal (V DD ), an output terminal (V OUT ), and a ground terminal, the output transistor (Q10) connected between the power supply terminal and the output terminal. A voltage dividing circuit (R1, R2) that divides an output voltage between the output terminal and the ground terminal to generate a divided voltage from the intermediate node (N1), and a reference voltage and the divided voltage An error amplifier (Q1 to Q8, 11) for generating an error signal corresponding to the difference; and a control transistor (Q9) for controlling the output transistor according to the error signal, and controlling the output transistor to control the output transistor. In the regulator circuit for stabilizing an output voltage, a first phase correcting capacitor (C1) connected between the output terminal and the intermediate node of the voltage dividing circuit; A regulator circuit having a second phase correcting capacitor (C2) connected between the output terminal and a predetermined node (N2) of the error amplifier is obtained.

上記レギュレータ回路において、前記エラーアンプは、前記基準電圧が供給される制御端子を持つ第１のトランジスタ（Ｑ１）と、前記分圧電圧が供給される制御端子を持つ第２のトランジスタ（Ｑ２）と、前記第１のトランジスタおよび前記第２のトランジスタの一方の主要電極端子と前記接地端子との間に接続された定電流源（１１）と、前記第１のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第１のカレントミラー回路（Ｑ３，Ｑ４）と、前記第２のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第２のカレントミラー回路（Ｑ５，Ｑ６）と、前記第１のカレントミラー回路および前記第２のカレントミラー回路と前記接地端子との間に接続された第３のカレントミラー回路（Ｑ７，Ｑ８）とから構成される。前記第１のカレントミラー回路と前記第３のカレントミラー回路との接続点が前記誤差信号を出力する出力ノード（Ｎ３）である。前記第３のカレントミラー回路は、前記出力ノードに一方の主要電極端子が接続されたトランジスタ（Ｑ７）を含み、当該トランジスタの制御端子が前記所定のノード（Ｎ２）である。   In the regulator circuit, the error amplifier includes a first transistor (Q1) having a control terminal to which the reference voltage is supplied, and a second transistor (Q2) having a control terminal to which the divided voltage is supplied. A constant current source (11) connected between one main electrode terminal of the first transistor and the second transistor and the ground terminal; the other main electrode terminal of the first transistor; A first current mirror circuit (Q3, Q4) connected between the power terminal and a second current mirror circuit connected between the other main electrode terminal of the second transistor and the power terminal. (Q5, Q6) and a third current mirror circuit (Q7, Q6) connected between the first current mirror circuit and the second current mirror circuit and the ground terminal. Composed from the 8). A connection point between the first current mirror circuit and the third current mirror circuit is an output node (N3) that outputs the error signal. The third current mirror circuit includes a transistor (Q7) having one main electrode terminal connected to the output node, and the control terminal of the transistor is the predetermined node (N2).

また、上記レギュレータ回路において、前記エラーアンプを構成するトランジスタは、バイポーラトランジスタで構成されて良い。その場合、前記第３のカレントミラー回路は、前記第２のカレントミラー回路と前記接地端子との間に接続された別のトランジスタ（Ｑ８）を含み、当該別のトランジスタの制御端子と前記所定のノードとの間には同じ抵抗値を持つ２つの抵抗器（Ｒ３，Ｒ４）が直列に接続され、該２つの抵抗器の接続点と前記別のトランジスタの一方の主要電極端子とが直接接続されていることが望ましい。   In the regulator circuit, the transistor constituting the error amplifier may be a bipolar transistor. In that case, the third current mirror circuit includes another transistor (Q8) connected between the second current mirror circuit and the ground terminal, and the control terminal of the other transistor and the predetermined transistor Two resistors (R3, R4) having the same resistance value are connected in series with the node, and a connection point between the two resistors and one main electrode terminal of the other transistor are directly connected. It is desirable that

更に、上記レギュレータ回路において、前記第２の位相補正用コンデンサ（Ｃ２）は、０．５ｐＦ〜２０ｐＦの範囲の容量値を持ち、前記２つの抵抗器（Ｒ３，Ｒ４）の各々は、２００Ω〜６０ｋΩの範囲の抵抗値を持つことが好ましい。そして、前記２つの抵抗器の抵抗値と前記第２の位相補正用コンデンサの容量値とで規定される時定数は、進み位相補償を施したい周波数によって決められる。   Further, in the regulator circuit, the second phase correcting capacitor (C2) has a capacitance value in a range of 0.5 pF to 20 pF, and each of the two resistors (R3, R4) is 200 Ω to 60 kΩ. It is preferable to have a resistance value in the range. The time constant defined by the resistance values of the two resistors and the capacitance value of the second phase correction capacitor is determined by the frequency at which the advance phase compensation is desired.

なお、上記括弧内の符号は、本願発明の理解を容易にするために付したものであって、何ら本発明を限定するものではない。   In addition, the code | symbol in the said parenthesis is attached | subjected in order to make an understanding of this invention easy, and does not limit this invention at all.

レギュレータ回路の発振を防止するために、第１の位相補正用コンデンサばかりでなく第２の位相補正用コンデンサをも備えているので、低容量、低ＥＳＲに対応できるレギュレータ回路を提供することができる。   In order to prevent oscillation of the regulator circuit, since the second phase correction capacitor is provided in addition to the first phase correction capacitor, a regulator circuit that can cope with low capacitance and low ESR can be provided. .

以下、本発明の実施の形態について図面を参照して詳細に説明する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

図４に本発明の一実施の形態に係るレギュレータ回路（シリーズレギュレータＩＣ）の回路図を示す。このレギュレータ回路は、従来のレギュレータ回路とほぼ同じ構成を有しており、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０を有している点で異なっている。   FIG. 4 shows a circuit diagram of a regulator circuit (series regulator IC) according to an embodiment of the present invention. This regulator circuit has substantially the same configuration as a conventional regulator circuit, and is different in that it includes a phase correction circuit unit 40 including a second phase correction capacitor C2.

詳述すると、このレギュレータ回路は、定電流源１１と、第１乃至第１０のトランジスタＱ１〜Ｑ１０と、第１及び第２の抵抗器Ｒ１、Ｒ２と、第１の位相補正用コンデンサＣ１と、位相補正回路部４０とを有している。ここで、位相補正回路部４０は、第３及び第４の抵抗器Ｒ３及びＲ４（例えば、５［ｋΩ］及び５［ｋΩ］）と、第２の位相補正用コンデンサＣ２（例えば、３［ｐＦ］）とから構成されている。   More specifically, the regulator circuit includes a constant current source 11, first to tenth transistors Q1 to Q10, first and second resistors R1 and R2, a first phase correcting capacitor C1, And a phase correction circuit unit 40. Here, the phase correction circuit unit 40 includes third and fourth resistors R3 and R4 (for example, 5 [kΩ] and 5 [kΩ]) and a second phase correction capacitor C2 (for example, 3 [pF ]).

換言すると、図示のレギュレータ回路は、電源端子ＶＤＤと出力端子ＶＯＵＴとの間に接続された出力トランジスタＱ１０と、この出力端子ＶＯＵＴと接地端子との間の出力電圧を分圧して中間ノードＮ１から分圧電圧を生成する分圧回路（Ｒ１，Ｒ２）と、基準電圧と分圧電圧との差に応じた誤差信号を発生するエラーアンプ（Ｑ１〜Ｑ８、１１）と、誤差信号に応じて出力トランジスタＱ１０を制御する制御トランジスタＱ９とを備える。レギュレータ回路は、出力トランジスタＱ１０を制御することにより出力電圧を安定化させるものである。そして、図示のレギュレータ回路は、出力端子ＶＯＵＴと分圧回路（Ｒ１，Ｒ２）の中間ノードＮ１との間に接続された第１の位相補正用コンデンサＣ１と、出力端子ＶＯＵＴとエラーアンプの所定のノードＮ２（後述する）との間に接続された第２の位相補正用コンデンサＣ２を含む位相補正回路部４０とを更に備えている。 In other words, the regulator circuit shown in the figure divides the output voltage between the output transistor Q10 connected between the power supply terminal V DD and the output terminal VOUT and the output terminal VOUT and the ground terminal to generate an intermediate node. A voltage dividing circuit (R1, R2) that generates a divided voltage from N1, an error amplifier (Q1 to Q8, 11) that generates an error signal according to a difference between the reference voltage and the divided voltage, and a response to the error signal And a control transistor Q9 for controlling the output transistor Q10. The regulator circuit stabilizes the output voltage by controlling the output transistor Q10. The illustrated regulator circuit includes a first phase correction capacitor C1 connected between the output terminal VOUT and the intermediate node N1 of the voltage dividing circuit (R1, R2), an output terminal VOUT, and an error amplifier. And a phase correction circuit unit 40 including a second phase correction capacitor C2 connected to a predetermined node N2 (described later).

図示のレギュレータ回路は、大電流出力を必要とするレギュレータ回路であるので、それを構成するトランジスタはすべてバイポーラトランジスタで構成されている。周知のように、バイポーラトランジスタは、制御端子としてベースを持ち、一対の主要電極端子としてコレクタ及びエミッタを持っている。   Since the regulator circuit shown in the figure is a regulator circuit that requires a large current output, all the transistors constituting the regulator circuit are bipolar transistors. As is well known, a bipolar transistor has a base as a control terminal and a collector and an emitter as a pair of main electrode terminals.

定電流源１１と第１乃至第８のトランジスタＱ１〜Ｑ８は、２つの入力信号（後述する分圧電圧及び参照電圧）の差に基づく誤差信号を生成するエラーアンプを構成する。   The constant current source 11 and the first to eighth transistors Q1 to Q8 constitute an error amplifier that generates an error signal based on a difference between two input signals (a divided voltage and a reference voltage described later).

第１及び第２のトランジスタＱ１及びＱ２は、ともにｎｐｎ形バイポーラトランジスタから成る。これらトランジスタＱ１及びＱ２のエミッタは定電流源１１に共通に接続され、コレクタは後述する第１及び第２のカレントミラー回路に夫々接続されている。また、第１のトランジスタＱ１のベースには、図示しない参照電圧生成回路で生成された参照電圧が供給される。第２のトランジスタＱ２のベースには、分圧回路（Ｒ１，Ｒ２）の中間ノードＮ１から出力される分圧電圧が供給される。そして、第１及び第２のトランジスタＱ１及びＱ２は、これらのベースに供給される電圧の差に応じて、定電流源１１が生成した定電流を分割する。   The first and second transistors Q1 and Q2 are both npn bipolar transistors. The emitters of these transistors Q1 and Q2 are commonly connected to the constant current source 11, and the collectors are respectively connected to first and second current mirror circuits described later. A reference voltage generated by a reference voltage generation circuit (not shown) is supplied to the base of the first transistor Q1. The divided voltage output from the intermediate node N1 of the voltage dividing circuit (R1, R2) is supplied to the base of the second transistor Q2. The first and second transistors Q1 and Q2 divide the constant current generated by the constant current source 11 in accordance with the difference in voltage supplied to these bases.

第３及び第４のトランジスタＱ３及びＱ４は、ともにｐｎｐ形バイポーラトランジスタから成る。これらトランジスタＱ３及びＱ４のエミッタはともに電源端子ＶＤＤに接続され、ベースは互いに接続されるとともに第４のトランジスタＱ４のコレクタにも接続されている。また、第３のトランジスタＱ３のコレクタは、後述する第７のトランジスタＱ７のコレクタに接続されている。これらトランジスタＱ３及びＱ４は、第１のカレントミラー回路を構成し、第１のトランジスタＱ１に流れる電流と同一の電流を第７のトランジスタＱ７に供給する。 The third and fourth transistors Q3 and Q4 are both pnp bipolar transistors. The emitters of the transistors Q3 and Q4 are both connected to the power supply terminal VDD , and the bases are connected to each other and to the collector of the fourth transistor Q4. The collector of the third transistor Q3 is connected to the collector of a seventh transistor Q7 described later. These transistors Q3 and Q4 constitute a first current mirror circuit, and supply the same current as the current flowing through the first transistor Q1 to the seventh transistor Q7.

第５及び第６のトランジスタＱ５及びＱ６は、ともにｐｎｐ形バイポーラトランジスタから成る。これらトランジスタＱ５及びＱ６のエミッタはともに電源端子ＶＤＤに接続され、ベースは互いに接続されるとともに第６のトランジスタＱ６のコレクタにも接続されている。また、第５のトランジスタＱ５のコレクタは、後述する第８のトランジスタＱ８のコレクタに接続されている。これらトランジスタＱ５及びＱ６は、第２のカレントミラー回路を構成し、第２のトランジスタＱ２に流れる電流と同一の電流を第８のトランジスタＱ８に供給する。 Both the fifth and sixth transistors Q5 and Q6 are pnp bipolar transistors. The emitters of these transistors Q5 and Q6 are both connected to the power supply terminal VDD , and the bases are connected to each other and to the collector of the sixth transistor Q6. The collector of the fifth transistor Q5 is connected to the collector of an eighth transistor Q8 described later. These transistors Q5 and Q6 constitute a second current mirror circuit, and supply the same current as the current flowing through the second transistor Q2 to the eighth transistor Q8.

第７及び第８のトランジスタＱ７及びＱ８は、ともにｎｐｎ形バイポーラトランジスタから成る。第７のトランジスタ（誤差信号生成用トランジスタ）Ｑ７のエミッタは接地端子に接続され、ベースは位相補正回路部４０の第３の抵抗器Ｒ３の一方の端子に接続されている。第８のトランジスタＱ８のエミッタは接地端子に接続され、ベースは位相補正回路部４０の第４の抵抗器Ｒ４の一方の端子に接続されている。第８のトランジスタＱ８のコレクタは、第３及び第４の抵抗器Ｒ３，Ｒ４の接続点に接続されている。また、第７及び第８のトランジスタＱ７及びＱ８は、第３のカレントミラー回路を構成し、第７のトランジスタＱ７のコレクタである出力ノードＮ３に、第７のトランジスタＱ７と第８のトランジスタＱ８とに夫々供給される電流の差に応じた電圧（誤差信号）を発生させる。   The seventh and eighth transistors Q7 and Q8 are both npn bipolar transistors. The emitter of the seventh transistor (error signal generating transistor) Q7 is connected to the ground terminal, and the base is connected to one terminal of the third resistor R3 of the phase correction circuit section 40. The emitter of the eighth transistor Q8 is connected to the ground terminal, and the base is connected to one terminal of the fourth resistor R4 of the phase correction circuit section 40. The collector of the eighth transistor Q8 is connected to the connection point of the third and fourth resistors R3 and R4. The seventh and eighth transistors Q7 and Q8 constitute a third current mirror circuit, and the seventh transistor Q7 and the eighth transistor Q8 are connected to the output node N3 which is the collector of the seventh transistor Q7. A voltage (error signal) corresponding to the difference between the currents supplied to each is generated.

第９のトランジスタＱ９は、ｎｐｎ形バイポーラトランジスタから成る。第９のトランジスタＱ９のエミッタは接地端子に、コレクタは第１０のトランジスタＱ１０のベースに、ベースは第７のトランジスタＱ７のコレクタ（第３のトランジスタＱ３のコレクタ）Ｎ３に、夫々接続されている。第９のトランジスタＱ９は、誤差信号に応じて第１０のトランジスタＱ１０のベースに流れる電流を制御する制御トランジスタとして動作する。   The ninth transistor Q9 is an npn bipolar transistor. The emitter of the ninth transistor Q9 is connected to the ground terminal, the collector is connected to the base of the tenth transistor Q10, and the base is connected to the collector of the seventh transistor Q7 (the collector of the third transistor Q3) N3. The ninth transistor Q9 operates as a control transistor that controls the current flowing through the base of the tenth transistor Q10 according to the error signal.

第１０のトランジスタＱ１０は、ｐｎｐ形バイポーラトランジスタから成る。第１０のトランジスタＱ１０のエミッタは電源端子ＶＤＤに接続され、コレクタは出力端子ＶＯＵＴに接続されている。第１０のトランジスタＱ１０は、そのベース電流に応じて、電源端子ＶＤＤに与えられる電源電圧をレギュレートし、出力電圧として出力端子ＶＯＵＴへ供給する。 The tenth transistor Q10 is composed of a pnp bipolar transistor. The emitter of the tenth transistor Q10 is connected to the power supply terminal V DD and the collector is connected to the output terminal VOUT . The tenth transistor Q10 regulates the power supply voltage supplied to the power supply terminal V DD according to the base current, and supplies it to the output terminal VOUT as an output voltage.

第１及び第２の抵抗器Ｒ１及びＲ２は、互いに直列接続され、出力端子ＶＯＵＴと接地端子との間に接続される。また、これら抵抗器Ｒ１及びＲ２の接続点（中間ノード）Ｎ１が、前述の通り第２のトランジスタＱ２のベースに接続される。第１及び第２の抵抗器Ｒ１及びＲ２は、出力端子ＶＯＵＴに供給される出力電圧を分圧し、分圧電圧を第２のトランジスタＱ１のベースに供給する分圧回路として働く。 The first and second resistors R1 and R2 are connected in series with each other and connected between the output terminal VOUT and the ground terminal. Further, the connection point (intermediate node) N1 of the resistors R1 and R2 is connected to the base of the second transistor Q2 as described above. The first and second resistors R1 and R2 function as a voltage dividing circuit that divides the output voltage supplied to the output terminal VOUT and supplies the divided voltage to the base of the second transistor Q1.

第１の位相補正用コンデンサＣ１は、出力端子ＶＯＵＴと分圧回路の中間ノードＮ１との間に接続されている。 The first phase correcting capacitor C1 is connected between the output terminal VOUT and the intermediate node N1 of the voltage dividing circuit.

位相補正回路部４０の第２の位相補正用コンデンサＣ２の一方の端子は、出力端子ＶＯＵＴに接続され、他方の端子は、第７のトランジスタＱ７のベースに夫々接続されている。すなわち、第７のトランジスタＱ７のベースがエラーアンプの所定のノードＮ２である。第２の位相補正用コンデンサＣ２は、出力電圧に応じて第７のトランジスタＱ７のベース電位を変化させ、エラーアンプから出力される誤差信号を補正する。 One terminal of the second phase correction capacitor C2 of the phase correction circuit unit 40 is connected to the output terminal VOUT , and the other terminal is connected to the base of the seventh transistor Q7. That is, the base of the seventh transistor Q7 is the predetermined node N2 of the error amplifier. The second phase correcting capacitor C2 changes the base potential of the seventh transistor Q7 according to the output voltage, and corrects the error signal output from the error amplifier.

以上の構成により、図４のレギュレータ回路は、従来と同様に、電源端子ＶＤＤに与えられた電源電圧をレギュレートし、レギュレートされた電源電圧を出力電圧として、出力端子ＶＯＵＴに供給する。 With the above configuration, the regulator circuit of FIG. 4 regulates the power supply voltage supplied to the power supply terminal V DD and supplies the regulated power supply voltage to the output terminal VOUT as the output voltage, as in the conventional case. .

本実施の形態に係るレギュレータ回路は、第１の位相補正用コンデンサＣ１ばかりでなく、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０をも備えているので、従来のレギュレータ回路よりもより一層進み位相補償を行うことができる。   The regulator circuit according to the present embodiment includes not only the first phase correction capacitor C1 but also the phase correction circuit unit 40 including the second phase correction capacitor C2. Further advance phase compensation can be performed.

図５に、図４のレギュレータ回路から第３及び第４の抵抗器Ｒ３，Ｒ４を削除したレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図５から、第３及び第４の抵抗器Ｒ３，Ｒ４がないレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）がないことが分かる。そのため、第３及び第４の抵抗器Ｒ３，Ｒ４がないレギュレータ回路は発振する。 5, in the regulator circuit deleting the third and fourth resistors R3, R4 from the regulator circuit of FIG. 4, ESR of the output capacitor C O is 0.01 Ohm, the output current when the 500mA, the regulator circuit Shows open loop characteristics. From FIG. 5, it can be seen that the regulator circuit without the third and fourth resistors R3 and R4 has no phase margin (margin) at a frequency at which the gain becomes 0 dB. Therefore, the regulator circuit without the third and fourth resistors R3 and R4 oscillates.

図６に、図４のレギュレータ回路において、出力コンデンサＣＯのＥＳＲが０．０１Ω、出力電流が５００ｍＡのときの、レギュレータ回路のオープンループ特性を示す。この図６から、図４のレギュレータ回路では、ゲインが０ｄＢになる周波数での位相余裕（マージン）が６０°程度あることが分かる。また、位相が０°となる周波数以上の周波数帯では、ゲインが負となっているので、このレギュレータ回路は発振することはない。 Figure 6 shows the regulator circuit of FIG. 4, the output capacitor C ESR of O is 0.01 Ohm, when the output current is 500mA, the open-loop characteristics of the regulator circuit. From FIG. 6, it can be seen that in the regulator circuit of FIG. 4, the phase margin (margin) at a frequency at which the gain becomes 0 dB is about 60 °. Further, since the gain is negative in the frequency band equal to or higher than the frequency at which the phase becomes 0 °, the regulator circuit does not oscillate.

以上説明したように、本実施の形態に係るレギュレート回路は、第１の位相補正用コンデンサＣ１ばかりでなく、第２の位相補正用コンデンサＣ２を含む位相補正回路部４０をも備えているので、低容量、低ＥＳＲの出力コンデンサＣＯに対応することができる。 As described above, the regulation circuit according to the present embodiment includes not only the first phase correction capacitor C1 but also the phase correction circuit unit 40 including the second phase correction capacitor C2. It is possible to cope with a low-capacitance, low-ESR output capacitor CO .

尚、位相補正回路部４０を構成する第３及び第４の抵抗器Ｒ３，Ｒ４は、第３のカレントミラー回路を構成する第７及び第８のトランジスタＱ７及びＱ８のベース−エミッタ間電位を同一にする必要があるので、同じ抵抗値を持っている。また、第３及び第４の抵抗器Ｒ３，Ｒ４の抵抗値としては、２００Ω〜６０ｋΩの範囲であることが望ましい。下限の抵抗値を２００Ωと設定したのは、第３及び第４の抵抗器Ｒ３，Ｒ４を流れる電流が１μＡ程度で、第７及び第８のトランジスタＱ７及びＱ８のエミッタ抵抗が２６Ω程度あるので、その影響を受けないようにするためである。また、上限の抵抗値を６０ｋΩと設定したのは、それ以上高い抵抗値を製造することは製造プロセス上バラツキが大きくなり、同じ抵抗値を持つ抵抗器を製造することが困難になるからである。   The third and fourth resistors R3 and R4 constituting the phase correction circuit section 40 have the same base-emitter potential of the seventh and eighth transistors Q7 and Q8 constituting the third current mirror circuit. Have the same resistance value. The resistance values of the third and fourth resistors R3 and R4 are preferably in the range of 200Ω to 60kΩ. The lower limit resistance value is set to 200Ω because the current flowing through the third and fourth resistors R3 and R4 is about 1 μA and the emitter resistance of the seventh and eighth transistors Q7 and Q8 is about 26Ω. This is to avoid the influence. Moreover, the reason why the upper limit resistance value is set to 60 kΩ is that manufacturing a resistance value higher than that increases variation in the manufacturing process, making it difficult to manufacture a resistor having the same resistance value. .

一方、第２の位相補正用コンデンサＣ２の容量値としては、０．５ｐＦ〜２０ｐＦの範囲にあることが好ましい。上記コンデンサＣ２の容量値を０．５ｐＦ〜２０ｐＦの範囲としたのは、上記の容量値を持つコンデンサを半導体上に製造する上での問題より、適度な値としたものである。   On the other hand, the capacitance value of the second phase correcting capacitor C2 is preferably in the range of 0.5 pF to 20 pF. The reason why the capacitance value of the capacitor C2 is set in the range of 0.5 pF to 20 pF is an appropriate value due to a problem in manufacturing a capacitor having the above capacitance value on a semiconductor.

また、第３及び第４の抵抗器Ｒ３，Ｒ４の抵抗値と第２の位相補正用コンデンサＣ２の容量値とで規定される時定数は、進み位相補償を施したい周波数によって決められる。   The time constant defined by the resistance values of the third and fourth resistors R3 and R4 and the capacitance value of the second phase correction capacitor C2 is determined by the frequency at which the advance phase compensation is desired.

本発明者は、図４に示すレギュレータ回路において、第７のトランジスタＱ７のベース−コレクタ間にコンデンサを接続することにより、さらに進み位相補償の効果が上がることを確認している。そのコンデンサの容量値としては、５ｐＦ〜５０ｐＦの範囲が適当であった。   The present inventor has confirmed that the effect of the advance phase compensation is further improved by connecting a capacitor between the base and collector of the seventh transistor Q7 in the regulator circuit shown in FIG. As the capacitance value of the capacitor, a range of 5 pF to 50 pF was appropriate.

尚、本発明は、上述した実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変更が可能なのはいうまでもない。例えば、上述した実施の形態では、バイポーラトランジスタで構成されたレギュレータ回路について説明しているが、本発明は、出力電流が５０ｍＡ〜１００ｍＡの範囲の小出力電流用の場合には、ＭＯＳＦＥＴで構成されたレギュレータ回路にも同様に適用可能である。各ＭＯＳＦＥＴは、制御端子としてゲートを持ち、一対の主要電極端子としてドレインおよびソースを持つ。その場合には、第１の位相補正用コンデンサに加えて、少なくとも第２の位相補正用コンデンサを備えたもので構成することができる。   Needless to say, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention. For example, in the above-described embodiment, a regulator circuit composed of a bipolar transistor is described. However, the present invention is composed of a MOSFET when the output current is for a small output current in the range of 50 mA to 100 mA. The same applies to the regulator circuit. Each MOSFET has a gate as a control terminal and a drain and a source as a pair of main electrode terminals. In that case, in addition to the first phase correction capacitor, at least a second phase correction capacitor may be provided.

従来のレギュレータ回路の一例の回路図である。It is a circuit diagram of an example of the conventional regulator circuit. 図１のレギュレータ回路から位相補正用のコンデンサを削除したレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。2 is a graph showing open loop characteristics of a regulator circuit in which a phase correcting capacitor is removed from the regulator circuit of FIG. 1 when ESR = 0.01Ω and an output current is 500 mA. 図１のレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。2 is a graph showing open loop characteristics of the regulator circuit of FIG. 1 when ESR = 0.01Ω and the output current is 500 mA. 本発明の一実施の形態に係るレギュレータ回路の回路図である。1 is a circuit diagram of a regulator circuit according to an embodiment of the present invention. 図４のレギュレータ回路から位相補正回路部の２つの抵抗器を削除したレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。FIG. 5 is a graph showing an open loop characteristic of a regulator circuit in which two resistors of a phase correction circuit unit are deleted from the regulator circuit of FIG. 4 when ESR = 0.01Ω and an output current is 500 mA. 図４のレギュレータ回路の、ＥＳＲ＝０．０１Ωで出力電流が５００ｍＡの場合のオープンループ特性を示すグラフである。5 is a graph showing the open loop characteristics of the regulator circuit of FIG. 4 when ESR = 0.01Ω and the output current is 500 mA.

符号の説明Explanation of symbols

１１ 定電流回路
４０ 位相補正回路部
Ｑ１〜Ｑ１０ トランジスタ
Ｒ１〜Ｒ４ 抵抗器
Ｃ１ 第１の位相補正用コンデンサ
Ｃ２ 第２の位相補正用コンデンサ
ＣＯ 出力コンデンサ
ＥＳＲ 等価直列抵抗
ＶＤＤ 電源端子
ＶＯＵＴ 出力端子
ＲＬ 負荷抵抗 11 a constant current circuit 40 phase correcting circuit Q1~Q10 transistor R1~R4 resistor C1 first capacitor C for phase correcting capacitor C2 second phase correction O output capacitor ESR the equivalent series resistance V DD power source terminal V OUT output terminal RL load resistance

Claims (5)

電源端子と出力端子と接地端子とを持つレギュレータ回路であって、前記電源端子と前記出力端子との間に接続された出力トランジスタと、該出力端子と前記接地端子との間の出力電圧を分圧して中間ノードから分圧電圧を生成する分圧回路と、基準電圧と前記分圧電圧との差に応じた誤差信号を発生するエラーアンプと、前記誤差信号に応じて前記出力トランジスタを制御する制御トランジスタとを備え、前記出力トランジスタを制御することにより前記出力電圧を安定化させる、前記レギュレータ回路において、
前記出力端子と前記分圧回路の前記中間ノードとの間に接続された第１の位相補正用コンデンサと、
前記出力端子と前記エラーアンプの所定のノードとの間に接続された第２の位相補正用コンデンサと
を有することを特徴とするレギュレータ回路。 A regulator circuit having a power supply terminal, an output terminal, and a ground terminal, wherein an output transistor connected between the power supply terminal and the output terminal and an output voltage between the output terminal and the ground terminal are divided. A voltage dividing circuit that generates a divided voltage from the intermediate node, an error amplifier that generates an error signal according to a difference between a reference voltage and the divided voltage, and controls the output transistor according to the error signal In the regulator circuit, comprising a control transistor, and stabilizing the output voltage by controlling the output transistor,
A first phase correcting capacitor connected between the output terminal and the intermediate node of the voltage dividing circuit;
A regulator circuit comprising: a second phase correction capacitor connected between the output terminal and a predetermined node of the error amplifier. 請求項１に記載のレギュレータ回路において、
前記エラーアンプは、前記基準電圧が供給される制御端子を持つ第１のトランジスタと、前記分圧電圧が供給される制御端子を持つ第２のトランジスタと、前記第１のトランジスタおよび前記第２のトランジスタの一方の主要電極端子と前記接地端子との間に接続された定電流源と、前記第１のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第１のカレントミラー回路と、前記第２のトランジスタの他方の主要電極端子と前記電源端子との間に接続された第２のカレントミラー回路と、前記第１のカレントミラー回路および前記第２のカレントミラー回路と前記接地端子との間に接続された第３のカレントミラー回路とから構成され、
前記第１のカレントミラー回路と前記第３のカレントミラー回路との接続点が前記誤差信号を出力する出力ノードであり、前記第３のカレントミラー回路は、前記出力ノードに一方の主要電極端子が接続されたトランジスタを含み、当該トランジスタの制御端子が前記所定のノードであることを特徴とするレギュレータ回路。 The regulator circuit according to claim 1,
The error amplifier includes a first transistor having a control terminal to which the reference voltage is supplied, a second transistor having a control terminal to which the divided voltage is supplied, the first transistor, and the second transistor A constant current source connected between one main electrode terminal of the transistor and the ground terminal, and a first current mirror connected between the other main electrode terminal of the first transistor and the power supply terminal A circuit; a second current mirror circuit connected between the other main electrode terminal of the second transistor and the power supply terminal; the first current mirror circuit; the second current mirror circuit; A third current mirror circuit connected between the ground terminal and
The connection point between the first current mirror circuit and the third current mirror circuit is an output node that outputs the error signal, and the third current mirror circuit has one main electrode terminal at the output node. A regulator circuit comprising a connected transistor, wherein a control terminal of the transistor is the predetermined node. 請求項２に記載のレギュレータ回路において、
前記エラーアンプを構成するトランジスタがバイポーラトランジスタで構成されており、前記第３のカレントミラー回路は、前記第２のカレントミラー回路と前記接地端子との間に接続された別のトランジスタを含み、当該別のトランジスタの制御端子と前記所定のノードとの間には同じ抵抗値を持つ２つの抵抗器が直列に接続され、該２つの抵抗器の接続点と前記別のトランジスタの一方の主要電極端子とが直接接続されていることを特徴とするレギュレータ回路。 The regulator circuit according to claim 2,
The transistor constituting the error amplifier is a bipolar transistor, and the third current mirror circuit includes another transistor connected between the second current mirror circuit and the ground terminal, Two resistors having the same resistance value are connected in series between a control terminal of another transistor and the predetermined node, and a connection point between the two resistors and one main electrode terminal of the other transistor And a regulator circuit characterized by being directly connected to each other. 請求項３に記載のレギュレータ回路において、
前記第２の位相補正用コンデンサは、０．５ｐＦ〜２０ｐＦの範囲の容量値を持ち、前記２つの抵抗器の各々は、２００Ω〜６０ｋΩの範囲の抵抗値を持つことを特徴とするレギュレータ回路。 The regulator circuit according to claim 3,
The second phase correction capacitor has a capacitance value in a range of 0.5 pF to 20 pF, and each of the two resistors has a resistance value in a range of 200Ω to 60 kΩ. 請求項４に記載のレギュレータ回路において、
前記２つの抵抗器の抵抗値と前記第２の位相補正用コンデンサの容量値とで規定される時定数が、進み位相補償を施したい周波数によって決められることを特徴とするレギュレータ回路。

The regulator circuit according to claim 4, wherein
A regulator circuit characterized in that a time constant defined by a resistance value of the two resistors and a capacitance value of the second phase correction capacitor is determined by a frequency at which advance phase compensation is desired.

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