JP2003316454A - Stabilized power circuit - Google Patents
Stabilized power circuitInfo
- Publication number
- JP2003316454A JP2003316454A JP2003033873A JP2003033873A JP2003316454A JP 2003316454 A JP2003316454 A JP 2003316454A JP 2003033873 A JP2003033873 A JP 2003033873A JP 2003033873 A JP2003033873 A JP 2003033873A JP 2003316454 A JP2003316454 A JP 2003316454A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- voltage
- main electrode
- output
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、安定化電源回路に
関し、特に、位相補償を行う技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stabilized power supply circuit, and more particularly to a technique for performing phase compensation.
【0002】[0002]
【従来の技術】位相補償を行う安定化電源回路には、例
えば特許文献1、特許文献2に記載されたものがある。2. Description of the Related Art Stabilized power supply circuits for phase compensation include those described in Patent Documents 1 and 2, for example.
【0003】[0003]
【特許文献1】特開2000−47738号公報(図5
及び段落0002)[Patent Document 1] Japanese Patent Laid-Open No. 2000-47738 (FIG. 5)
And paragraph 0002)
【特許文献2】特開2001−195138号公報(図
5〜図8)[Patent Document 2] Japanese Patent Laid-Open No. 2001-195138 (FIGS. 5 to 8)
【0004】従来の安定化電源回路(以下、シリーズレ
ギュレータという)を図9に示す。従来のシリーズレギ
ュレータ50は、電圧出力部51と、出力電圧検出部5
2と、誤差増幅部53と、基準電圧部54とを備えてい
る。FIG. 9 shows a conventional stabilized power supply circuit (hereinafter referred to as a series regulator). The conventional series regulator 50 includes a voltage output unit 51 and an output voltage detection unit 5
2, an error amplification unit 53, and a reference voltage unit 54.
【0005】基準電圧部54は、誤差増幅部53に基準
電圧を供給するため、誤差増幅部53に接続されてい
る。誤差増幅部53は、出力電圧検出部52によって検
出された出力電圧Voutと基準電圧部54から供給され
た基準電圧との誤差電圧が0となるような制御信号を電
圧出力部51に供給するものである。誤差増幅部53
は、差動増幅器55と、増幅器56と、位相補償回路5
7とを備えている。The reference voltage section 54 is connected to the error amplification section 53 in order to supply the reference voltage to the error amplification section 53. The error amplification unit 53 supplies a control signal to the voltage output unit 51 so that the error voltage between the output voltage Vout detected by the output voltage detection unit 52 and the reference voltage supplied from the reference voltage unit 54 becomes zero. Is. Error amplifier 53
Is a differential amplifier 55, an amplifier 56, and a phase compensation circuit 5
7 and 7.
【0006】位相補償回路57は、シリーズレギュレー
タ50の動作を安定化させるために位相補償を行う回路
であり、抵抗R51とコンデンサC52とが直列に接続
された回路によって構成されている。The phase compensation circuit 57 is a circuit for performing phase compensation in order to stabilize the operation of the series regulator 50, and is composed of a circuit in which a resistor R51 and a capacitor C52 are connected in series.
【0007】このような従来のシリーズレギュレータ5
0において、電圧出力部51は、誤差増幅部53から供
給された制御信号に基づき、入力端子Pinから供給され
た供給電圧Vinから出力電圧Voutを生成し、出力端子
Poutに出力する。Such a conventional series regulator 5
At 0, the voltage output unit 51 generates the output voltage Vout from the supply voltage Vin supplied from the input terminal Pin based on the control signal supplied from the error amplification unit 53, and outputs the output voltage Vout to the output terminal Pout.
【0008】出力電圧検出部52は、電圧出力部51か
ら出力された出力電圧Voutを検出する。差動増幅器5
5は、検出された出力電圧Voutと基準電圧部54から
供給された基準電圧との誤差電圧を増幅し、増幅器56
は、この増幅した誤差電圧をさらに増幅して制御信号を
生成し、電圧出力部51に供給する。The output voltage detector 52 detects the output voltage Vout output from the voltage output unit 51. Differential amplifier 5
Reference numeral 5 amplifies an error voltage between the detected output voltage Vout and the reference voltage supplied from the reference voltage unit 54, and an amplifier 56
Further amplifies the amplified error voltage to generate a control signal and supplies the control signal to the voltage output unit 51.
【0009】このように、シリーズレギュレータ50で
は、誤差電圧に対応する制御信号を電圧出力部51に帰
還することにより、出力電圧Voutが安定化する。この
シリーズレギュレータ50の出力端子Poutには、一般
的に、出力用のコンデンサC51が接続される。このコ
ンデンサC51は、負荷が急変した場合の過渡応答を良
くするためのものである。As described above, in the series regulator 50, the output voltage Vout is stabilized by feeding back the control signal corresponding to the error voltage to the voltage output section 51. An output capacitor C51 is generally connected to the output terminal Pout of the series regulator 50. The capacitor C51 is for improving the transient response when the load suddenly changes.
【0010】また、シリーズレギュレータ50には、半
導体集積回路(IC)で形成されたものもあり、この場
合、コンデンサC51は、IC化されたシリーズレギュ
レータ50に、外付けされる。Some of the series regulators 50 are formed of semiconductor integrated circuits (ICs), and in this case, the capacitor C51 is externally attached to the IC-type series regulator 50.
【0011】従来から、このコンデンサC51として
は、アルミ電解コンデンサが使用されていた。ところ
が、リップル電圧低減、高周波特性、実装面積低減の要
求に応じ、アルミ電解コンデンサと比較して等価直列抵
抗(ESR)の小さい積層セラミックコンデンサ等が使
用されつつある。Conventionally, an aluminum electrolytic capacitor has been used as the capacitor C51. However, in response to demands for ripple voltage reduction, high frequency characteristics, and mounting area reduction, multilayer ceramic capacitors having a smaller equivalent series resistance (ESR) than aluminum electrolytic capacitors are being used.
【0012】[0012]
【発明が解決しようとする課題】コンデンサC51にア
ルミ電界コンデンサを使用した場合、ESRがある程度
大きいので、ESRが帰還抵抗として作用し、位相余裕
を確保することができる。これに対し、積層セラミック
コンデンサではESRが小さく、位相の戻りが少ないた
め、位相余裕を確保することが難しくなる。尚、この位
相余裕とは、図10(a),(b)に示す反転増幅器
(負帰還)の電圧ゲインと位相の周波数特性において、
電圧ゲインが1になる周波数における位相に、360°
を加えた値(φ11)をいう。When an aluminum electric field capacitor is used as the capacitor C51, since the ESR is large to some extent, the ESR acts as a feedback resistor and a phase margin can be secured. On the other hand, in the monolithic ceramic capacitor, the ESR is small and the phase return is small, so that it is difficult to secure the phase margin. It should be noted that this phase margin is defined by the frequency characteristics of the voltage gain and phase of the inverting amplifier (negative feedback) shown in FIGS.
360 ° for the phase at the frequency where the voltage gain becomes 1
Is a value (φ11).
【0013】この動作を図10に示す。図10(a)
は、電圧ゲインGの周波数特性を示し、図10(b)
は、位相角φの周波数特性を示す。図10(a)に示す
ように、位相補償回路57のコンデンサC52及び増幅
器56で構成されるミラー容量と電流I1とで、カット
オフ周波数f1が決定される。周波数fがこのカットオ
フ周波数f1以下(f<f1)であれば、電圧ゲインG
は1以上である。This operation is shown in FIG. Figure 10 (a)
Shows the frequency characteristic of the voltage gain G, and FIG.
Shows the frequency characteristic of the phase angle φ. As shown in FIG. 10A, the cutoff frequency f1 is determined by the mirror capacitance formed by the capacitor C52 and the amplifier 56 of the phase compensation circuit 57 and the current I 1 . If the frequency f is equal to or lower than the cutoff frequency f1 (f <f1), the voltage gain G
Is 1 or more.
【0014】周波数fが増加して、f1<f<f11の
周波数帯域になると、電圧ゲインGは減衰する。ここ
で、抵抗R51は、電圧ゲインGが1付近における位相
遅れを無くすために挿入された帰還抵抗であり、図10
(b)に示すA点付近で位相遅れが減少する。When the frequency f increases and becomes a frequency band of f1 <f <f11, the voltage gain G attenuates. Here, the resistor R51 is a feedback resistor inserted in order to eliminate the phase delay in the vicinity of the voltage gain G of 1, and FIG.
The phase delay decreases near point A shown in (b).
【0015】しかし、周波数fがさらに増加してf11
<fになると、電圧ゲインGは、抵抗R51の影響によ
り上昇する。電圧ゲインGが、電圧ゲイン1を越える。
このとき、差動増幅器55等、内部素子の誤差電圧の位
相遅れがあると、図10(b)に示すように、f=f1
2において位相余裕φ11が小さくなってしまう。位相
余裕が小さいとシリーズレギュレータ50の動作が不安
定になり、発振等も起こりうる。However, the frequency f is further increased to f11.
When <f, the voltage gain G increases due to the influence of the resistor R51. The voltage gain G exceeds the voltage gain 1.
At this time, if there is a phase delay of the error voltage of the internal elements such as the differential amplifier 55, as shown in FIG. 10B, f = f1
At 2, the phase margin φ11 becomes small. If the phase margin is small, the operation of the series regulator 50 becomes unstable, and oscillation etc. may occur.
【0016】本発明は、このような従来の問題点に鑑み
てなされたもので、安定して動作することが可能な安定
化電源回路を提供することを目的とする。The present invention has been made in view of such conventional problems, and an object of the present invention is to provide a stabilized power supply circuit which can stably operate.
【0017】[0017]
【課題を解決するための手段】上記目的を達成するため
に、本発明の観点に係る安定化電源回路は、直流電圧が
供給され、制御信号に基づいて直流の出力電圧を出力す
る電圧出力部と、前記電圧出力部が出力した出力電圧と
基準電圧との誤差電圧を増幅し、増幅した信号を制御信
号として前記電圧出力部に出力する増幅部と、を備え、
前記増幅部は、前記誤差電圧を増幅する際の利得が1を
越える周波数帯域において第1のカットオフ周波数を有
し、該第1のカットオフ周波数よりも高く且つ利得が1
以下となる周波数帯域において第2のカットオフ周波数
を有し、該第1のカットオフ周波数よりも高い周波数に
おいて位相余裕が30°〜90°の範囲で保持され、且
つ、該第2のカットオフ周波数よりも高い周波数におい
て利得が1を越えない周波数特性を有する、ことを特徴
とする。このような構成によれば、安定化電源回路は、
安定して動作する。In order to achieve the above object, a stabilized power supply circuit according to an aspect of the present invention is supplied with a DC voltage and outputs a DC output voltage based on a control signal. And an amplifier that amplifies the error voltage between the output voltage output by the voltage output unit and the reference voltage, and outputs the amplified signal to the voltage output unit as a control signal,
The amplification unit has a first cutoff frequency in a frequency band in which the gain for amplifying the error voltage exceeds 1, and is higher than the first cutoff frequency and has a gain of 1 or more.
Has a second cutoff frequency in the following frequency band, the phase margin is maintained in the range of 30 ° to 90 ° at a frequency higher than the first cutoff frequency, and the second cutoff It has a frequency characteristic that the gain does not exceed 1 at a frequency higher than the frequency. According to such a configuration, the stabilized power supply circuit is
It operates stably.
【0018】なお、前記増幅部は、前記位相余裕が30
°〜90°の範囲に保持されるように、前記制御信号を
前記誤差電圧に帰還させて前記制御信号の位相補償を行
う第1の位相補償回路と、前記第2のカットオフ周波数
よりも高い周波数において利得が1を越えないように、
前記第1の位相補償回路が位相補償した制御信号の位相
補償を行う第2の位相補償回路と、を備えてもよい。The phase margin of the amplification section is 30.
A first phase compensation circuit that feeds back the control signal to the error voltage to compensate the phase of the control signal so as to be held in the range of 90 ° to 90 °; and a frequency higher than the second cutoff frequency. So that the gain does not exceed 1 at frequency,
A second phase compensating circuit for compensating the phase of the control signal phase-compensated by the first phase compensating circuit.
【0019】この場合、前記第1の位相補償回路は、前
記増幅部の前記誤差電圧を入力する端子と前記制御信号
を出力する端子との間に直列に接続された第1のコンデ
ンサと抵抗とによって構成され、前記第2の位相補償回
路は、前記第1の位相補償回路の抵抗と並列に接続され
た第2のコンデンサにより構成されてもよい。In this case, the first phase compensation circuit includes a first capacitor and a resistor connected in series between a terminal for inputting the error voltage of the amplification section and a terminal for outputting the control signal. And the second phase compensation circuit may be configured by a second capacitor connected in parallel with the resistance of the first phase compensation circuit.
【0020】又、前記電圧出力部は、第1の主電極と第
2の主電極と該第1の主電極及び該第2の主電極間の導
通状態を制御する第1の制御電極とを有し、前記増幅部
が前記制御信号を出力する端子に該第1の制御電極が接
続され、前記直流電圧が供給される端子に該第1の主電
極が接続され、前記出力電圧が出力される端子に該第2
の主電極が接続された第1のトランジスタによって構成
され、前記増幅部は、前記電圧出力部が出力した出力電
圧と基準電圧との誤差電圧を生成する差動増幅器と、前
記第1の主電極と前記第1の制御電極との間に接続され
た定電流回路と、第3の主電極と第4の主電極と該第3
の主電極及び該第4の主電極間の導通状態を制御する第
2の制御電極とを有し該第2の制御電極が前記差動増幅
器の出力端子に接続され、該第3の主電極が前記第1の
制御電極に接続され、該第4の主電極が接地された第2
のトランジスタによって形成された増幅器とを備えても
よい。この場合には、前記第1のトランジスタは、NP
N形バイポーラトランジスタ、PNP形バイポーラトラ
ンジスタ、Nチャネル形電界効果トランジスタ又はPチ
ャネル形電界効果トランジスタのうちのいずれかであっ
てもよい。前記第2のトランジスタは、NPN形バイポ
ーラトランジスタ、PNP形バイポーラトランジスタ、
Nチャネル形電界効果トランジスタ又はPチャネル形電
界効果トランジスタのうちのいずれかであってもよい。Further, the voltage output section includes a first main electrode, a second main electrode, and a first control electrode for controlling a conduction state between the first main electrode and the second main electrode. The amplifying section has the first control electrode connected to a terminal for outputting the control signal, the first main electrode connected to a terminal to which the DC voltage is supplied, and the output voltage is output. To the terminal
A first transistor connected to a main electrode of the differential amplifier for generating an error voltage between the output voltage output by the voltage output unit and a reference voltage; and the first main electrode. A constant current circuit connected between the first main electrode and the third control electrode, a third main electrode, a fourth main electrode and the third main electrode.
A second control electrode for controlling a conduction state between the main electrode and the fourth main electrode, the second control electrode being connected to the output terminal of the differential amplifier, and the third main electrode Is connected to the first control electrode, and the fourth main electrode is grounded to a second
And an amplifier formed by the transistor of FIG. In this case, the first transistor is NP
It may be either an N-type bipolar transistor, a PNP-type bipolar transistor, an N-channel type field effect transistor or a P-channel type field effect transistor. The second transistor is an NPN type bipolar transistor, a PNP type bipolar transistor,
It may be either an N-channel field effect transistor or a P-channel field effect transistor.
【0021】又、前記電圧出力部は、第1の主電極と第
2の主電極と該第1の主電極及び該第2の主電極間の導
通状態を制御する第1の制御電極とをそれぞれ有してダ
ーリントン接続された複数段のトランジスタを備え、前
記増幅部が前記制御信号を出力する端子に該複数段のト
ランジスタのうちの初段のトランジスタの該第1の制御
電極が接続され、前記直流電圧が供給される端子に該複
数のトランジスタのうちの最終段のトランジスタの第1
の主電極が接続され、前記出力電圧が出力される端子に
該最終段のトランジスタの第2の主電極が接続されてい
てもよい。Further, the voltage output section includes a first main electrode, a second main electrode, and a first control electrode for controlling a conduction state between the first main electrode and the second main electrode. A plurality of transistors in Darlington connection, each of which has a first control electrode of a first-stage transistor of the transistors of the plurality of stages, is connected to a terminal from which the amplifier outputs the control signal; The terminal to which the DC voltage is supplied has the first of the last-stage transistors of the plurality of transistors.
And the second main electrode of the final-stage transistor may be connected to the terminal to which the output voltage is output.
【0022】又、前記増幅部は、前記電圧出力部が出力
した出力電圧と基準電圧との誤差電圧を生成する差動増
幅器と、前記第1の主電極と前記第1の制御電極との間
に接続された定電流回路と、第3の主電極と第4の主電
極と該第3の主電極及び該第4の主電極間の導通状態を
制御する第2の制御電極とをそれぞれ有してダーリント
ン接続された複数段のトランジスタによって形成された
増幅器とを備え、前記複数段のトランジスタのうちの初
段のトランジスタの第2の制御電極が前記差動増幅器の
出力端子に接続され、該複数段のトランジスタのうちの
最終段のトランジスタの第3の主電極が前記第1の制御
電極に接続され、該最終段のトランジスタの第4の主電
極が接地されていてもよい。Further, the amplifying unit includes a differential amplifier that generates an error voltage between the output voltage output from the voltage output unit and a reference voltage, and the first main electrode and the first control electrode. A constant current circuit connected to each other, a third main electrode, a fourth main electrode, and a second control electrode for controlling a conduction state between the third main electrode and the fourth main electrode. And an amplifier formed by a plurality of Darlington-connected transistors, the second control electrode of the first-stage transistor of the plurality of stages of transistors being connected to the output terminal of the differential amplifier, The third main electrode of the final-stage transistor of the final-stage transistors may be connected to the first control electrode, and the fourth main electrode of the final-stage transistor may be grounded.
【0023】[0023]
【発明の実施の形態】以下、本発明の実施の形態に係る
安定化電源回路を図面を参照して説明する。尚、本実施
の形態では、安定化電源回路をシリーズレギュレータと
記して説明する。BEST MODE FOR CARRYING OUT THE INVENTION A stabilized power supply circuit according to an embodiment of the present invention will be described below with reference to the drawings. In the present embodiment, the stabilized power supply circuit will be described as a series regulator.
【0024】[第1の実施形態]図1は、本発明の第1
の実施形態に係るシリーズレギュレータを示す構成図で
ある。本実施の形態に係るシリーズレギュレータ1は、
電圧出力部11と、出力電圧検出部12と、誤差増幅部
13と、基準電圧部14と、を備えている。電圧出力部
11は、誤差増幅部13から供給された制御信号に基づ
き、入力端子Pinから供給された供給電圧Vinから出力
電圧Voutを生成し、出力電圧Voutを出力端子Poutに
出力するものである。電圧出力部11は、例えば、NP
N形バイポーラトランジスタQ1からなる。[First Embodiment] FIG. 1 shows a first embodiment of the present invention.
It is a block diagram which shows the series regulator which concerns on embodiment of FIG. The series regulator 1 according to the present embodiment is
The voltage output unit 11, the output voltage detection unit 12, the error amplification unit 13, and the reference voltage unit 14 are provided. The voltage output unit 11 generates the output voltage Vout from the supply voltage Vin supplied from the input terminal Pin based on the control signal supplied from the error amplification unit 13, and outputs the output voltage Vout to the output terminal Pout. . The voltage output unit 11 is, for example, NP
It is composed of an N-type bipolar transistor Q1.
【0025】出力端子Poutと接地との間には、負荷が
急変した場合の過渡応答を良好にするためのコンデンサ
C1が接続されている。出力電圧検出部12は、出力電
圧を検出するものであり、抵抗R1,R2で構成されて
いる。抵抗R1,R2は、出力端子Poutと接地との間
に直列に接続され、分圧回路を形成している。A capacitor C1 is connected between the output terminal Pout and the ground to improve the transient response when the load suddenly changes. The output voltage detector 12 detects the output voltage, and is composed of resistors R1 and R2. The resistors R1 and R2 are connected in series between the output terminal Pout and the ground to form a voltage dividing circuit.
【0026】基準電圧部14は、誤差増幅部13に接続
され、誤差増幅部13に基準電圧Vrefを供給する。誤
差増幅部13は、出力電圧検出部12から供給された検
出電圧と、基準電圧部14の基準電圧Vrefとの誤差電
圧を増幅し、増幅した誤差電圧を制御信号にしてトラン
ジスタQ1に出力するものである。誤差増幅部13は、
差動増幅器21と、定電流回路22と、増幅器23と、
位相補償回路24と、を備えている。差動増幅器21
は、出力電圧検出部12から供給された検出電圧と基準
電圧部14から供給された基準電圧Vrefとの誤差電圧
を差動増幅するものであり、定電流回路25と、トラン
ジスタQ3〜Q6とを備えている。The reference voltage section 14 is connected to the error amplification section 13 and supplies the reference voltage Vref to the error amplification section 13. The error amplification unit 13 amplifies the error voltage between the detection voltage supplied from the output voltage detection unit 12 and the reference voltage Vref of the reference voltage unit 14, and outputs the amplified error voltage as a control signal to the transistor Q1. Is. The error amplification unit 13
A differential amplifier 21, a constant current circuit 22, an amplifier 23,
And a phase compensation circuit 24. Differential amplifier 21
Is for differentially amplifying the error voltage between the detection voltage supplied from the output voltage detection unit 12 and the reference voltage Vref supplied from the reference voltage unit 14, and includes the constant current circuit 25 and the transistors Q3 to Q6. I have it.
【0027】定電流回路25は、トランジスタQ3〜Q
6に定電流を供給する回路であり、入力端子Pinに接続
されている。トランジスタQ3,Q4は、PNP形バイ
ポーラトランジスタであり、トランジスタQ5,Q6は
NPN形バイポーラトランジスタである。トランジスタ
Q3〜Q6は、差動増幅するためのトランジスタであ
り、トランジスタQ5,Q6は、カレントミラー回路を
構成する。The constant current circuit 25 includes transistors Q3 to Q3.
6 is a circuit for supplying a constant current, and is connected to the input terminal Pin. The transistors Q3 and Q4 are PNP type bipolar transistors, and the transistors Q5 and Q6 are NPN type bipolar transistors. The transistors Q3 to Q6 are transistors for performing differential amplification, and the transistors Q5 and Q6 form a current mirror circuit.
【0028】トランジスタQ3のエミッタとトランジス
タQ4のエミッタとは、定電流回路25に接続されてい
る。トランジスタQ3のベースは、基準電圧部14に接
続され、トランジスタQ4のベースは、抵抗R1と抵抗
R2との接続点に接続されている。The emitter of the transistor Q3 and the emitter of the transistor Q4 are connected to the constant current circuit 25. The base of the transistor Q3 is connected to the reference voltage unit 14, and the base of the transistor Q4 is connected to the connection point of the resistors R1 and R2.
【0029】トランジスタQ5のコレクタは、トランジ
スタQ3のコレクタに接続され、エミッタは、接地され
ている。トランジスタQ6のコレクタは、トランジスタ
Q4のコレクタに接続され、エミッタは接地されてい
る。トランジスタQ5,Q6のベースは、ともにトラン
ジスタQ6のコレクタに接続されている。尚、トランジ
スタQ5,Q6で構成されるカレントミラー回路は、誤
差増幅部13内で、比較的大きなミラー容量を有してい
る。The collector of the transistor Q5 is connected to the collector of the transistor Q3, and the emitter is grounded. The collector of the transistor Q6 is connected to the collector of the transistor Q4, and the emitter is grounded. The bases of the transistors Q5 and Q6 are both connected to the collector of the transistor Q6. The current mirror circuit composed of the transistors Q5 and Q6 has a relatively large mirror capacitance in the error amplifier 13.
【0030】一方、定電流回路22は、トランジスタQ
1に定電流を出力するものであり、トランジスタQ1の
コレクタとベースとの間に接続されている。増幅器23
は、差動増幅器21から出力された出力信号に基づいて
トランジスタQ1のベースに供給される電流量を制御す
る回路である。増幅記23は、例えばNPN形バイポー
ラトランジスタQ2で構成されている。トランジスタQ
2のベースは、トランジスタQ5のコレクタに接続され
ている。トランジスタQ2のコレクタが、トランジスタ
Q1のベースに接続され、トランジスタQ2のエミッタ
は、接地されている。On the other hand, the constant current circuit 22 includes a transistor Q
1 outputs a constant current, and is connected between the collector and the base of the transistor Q1. Amplifier 23
Is a circuit that controls the amount of current supplied to the base of the transistor Q1 based on the output signal output from the differential amplifier 21. The amplifier 23 is composed of, for example, an NPN bipolar transistor Q2. Transistor Q
The base of 2 is connected to the collector of the transistor Q5. The collector of the transistor Q2 is connected to the base of the transistor Q1, and the emitter of the transistor Q2 is grounded.
【0031】位相補償回路24は、シリーズレギュレー
タ1の位相補償を行う回路である。位相補償回路24
は、抵抗R3と、コンデンサC2,C3と、を備えてい
る。コンデンサC2と抵抗R3とは直列に接続されてい
る。この直列のコンデンサC2と抵抗R3が、トランジ
スタQ2のコレクタとベースとの間に接続されている。
コンデンサC3は、抵抗R3の両端に並列に接続されて
いる。The phase compensation circuit 24 is a circuit for compensating the phase of the series regulator 1. Phase compensation circuit 24
Includes a resistor R3 and capacitors C2 and C3. The capacitor C2 and the resistor R3 are connected in series. This series capacitor C2 and resistor R3 are connected between the collector and base of the transistor Q2.
The capacitor C3 is connected in parallel across the resistor R3.
【0032】直列に接続されたコンデンサC2と抵抗R
3とは、ユニティゲイン(電圧ゲイン1)において位相
余裕を確保するための回路である。コンデンサC3は、
シリーズレギュレータ1の内部素子の動作遅れに対応す
る位相補償を、ユニティゲイン周波数以上の周波数帯域
で行うためのコンデンサである。このコンデンサC3に
よる位相補償がシリーズレギュレータ1の内部素子の動
作遅れによる影響が出る帯域よりも低周波帯域から行わ
れるように、コンデンサC3の容量値は、設定されてい
る。A capacitor C2 and a resistor R connected in series
3 is a circuit for ensuring a phase margin in unity gain (voltage gain 1). The capacitor C3 is
This is a capacitor for performing phase compensation corresponding to the operation delay of the internal elements of the series regulator 1 in a frequency band equal to or higher than the unity gain frequency. The capacitance value of the capacitor C3 is set so that the phase compensation by the capacitor C3 is performed in a lower frequency band than a band in which the operation delay of the internal elements of the series regulator 1 affects the phase.
【0033】次に、本実施形態に係るシリーズレギュレ
ータ1の動作を説明する。トランジスタQ1は、入力端
子Pinから供給された供給電圧Vinから、ベースに供給
されたベース電流に基づく出力電圧Voutを出力する。
出力電圧検出部12は、出力電圧Voutを分圧し、分圧
した電圧を差動増幅器21に供給する。Next, the operation of the series regulator 1 according to this embodiment will be described. The transistor Q1 outputs the output voltage Vout based on the base current supplied to the base from the supply voltage Vin supplied from the input terminal Pin.
The output voltage detector 12 divides the output voltage Vout and supplies the divided voltage to the differential amplifier 21.
【0034】差動増幅器21は、出力電圧検出部12か
ら供給された分圧電圧と基準電圧部14から供給された
基準電圧Vrefとの誤差電圧を増幅し、増幅した誤差電
圧をトランジスタQ2のベースに供給する。トランジス
タQ2のベースには、増幅した誤差電圧に応じたベース
電流が流れる。The differential amplifier 21 amplifies the error voltage between the divided voltage supplied from the output voltage detection unit 12 and the reference voltage Vref supplied from the reference voltage unit 14, and the amplified error voltage is applied to the base of the transistor Q2. Supply to. A base current corresponding to the amplified error voltage flows through the base of the transistor Q2.
【0035】出力電圧Voutが低下して、出力電圧検出
部12から供給された分圧電圧が基準電圧部14の基準
電圧Vrefよりも低くなると、トランジスタQ2のベー
スに流れるベース電流は少なくなる。トランジスタQ2
のベース電流が少なくなると、トランジスタQ2のコレ
クタ電流が少なくなり、トランジスタQ1のベース電流
は増加する。このため、トランジスタQ1の等価抵抗は
小さくなり、トランジスタQ1のコレクタ電流が増える
ため、出力電圧Voutは上昇する。When the output voltage Vout decreases and the divided voltage supplied from the output voltage detecting section 12 becomes lower than the reference voltage Vref of the reference voltage section 14, the base current flowing through the base of the transistor Q2 decreases. Transistor Q2
When the base current of the transistor Q2 decreases, the collector current of the transistor Q2 decreases and the base current of the transistor Q1 increases. Therefore, the equivalent resistance of the transistor Q1 becomes small and the collector current of the transistor Q1 increases, so that the output voltage Vout rises.
【0036】一方、出力電圧Voutが上昇して、出力電
圧検出部12から供給された分圧電圧が基準電圧部14
の基準電圧Vrefよりも高くなると、トランジスタQ2
のベース電流は増え、コレクタ電流が増える。このた
め、トランジスタQ1の等価抵抗は大きくなり、トラン
ジスタQ1のコレクタ電流が減るため、出力電圧Vout
は低下する。On the other hand, the output voltage Vout rises, and the divided voltage supplied from the output voltage detection unit 12 becomes the reference voltage unit 14.
When it becomes higher than the reference voltage Vref of
The base current increases and the collector current increases. Therefore, the equivalent resistance of the transistor Q1 increases and the collector current of the transistor Q1 decreases, so that the output voltage Vout
Will fall.
【0037】このようにして、誤差電圧を反転増幅した
制御信号をトランジスタQ1に与えるシリーズレギュレ
ータ1は、出力電圧Voutを安定化させる。次に、シリ
ーズレギュレータ1の位相補償の動作を、図2に基づい
て説明する。尚、図2(a)は、電圧ゲインGの周波数
特性を示し、図2(b)は、位相角φの周波数特性を示
す。In this way, the series regulator 1 which gives the control signal obtained by inverting and amplifying the error voltage to the transistor Q1 stabilizes the output voltage Vout. Next, the phase compensation operation of the series regulator 1 will be described with reference to FIG. 2 (a) shows the frequency characteristic of the voltage gain G, and FIG. 2 (b) shows the frequency characteristic of the phase angle φ.
【0038】誤差増幅部13の周波数特性は、電圧ゲイ
ンが1を越えるような周波数帯域で、コンデンサC2
と、トランジスタQ2により形成されるミラー容量と、
定電流回路22の電流とによって決定される第1のカッ
トオフ周波数f1を有し、ユニティゲイン付近の位相余
裕が確保される。The frequency characteristic of the error amplifier 13 is such that the capacitor C2 has a frequency band in which the voltage gain exceeds 1.
And a mirror capacitance formed by the transistor Q2,
It has the first cutoff frequency f1 determined by the current of the constant current circuit 22 and secures the phase margin near the unity gain.
【0039】また、誤差増幅部13の周波数特性は、ユ
ニティゲイン周波数よりも高い周波数帯域で、電圧ゲイ
ンが1を下回る周波数帯域に、抵抗R3、コンデンサC
3、コンデンサC2、トランジスタQ2により形成され
るミラー容量及び定電流回路22の電流によって決定さ
れる第2のカットオフ周波数を有する。The frequency characteristic of the error amplifying section 13 is such that the resistor R3 and the capacitor C are in a frequency band higher than the unity gain frequency and a frequency band in which the voltage gain is lower than 1.
3, a capacitor C2, a mirror capacitance formed by the transistor Q2, and a second cutoff frequency determined by the current of the constant current circuit 22.
【0040】図2(a)に示すように、電圧ゲインG
は、周波数fがf<f0の場合、一定である。周波数f
が増加してf0≦f<f1になると、電圧ゲインGは、
図2(a)に示すように減少する。これは、トランジス
タQ1とコンデンサC1とで決るカットオフ周波数f0
の影響である。尚、図2(a),(b)に示す直線p
は、コンデンサC1と接続される負荷のインピーダンス
によって決まる周波数特性を示す。As shown in FIG. 2A, the voltage gain G
Is constant when the frequency f is f <f0. Frequency f
When f0 ≦ f <f1, the voltage gain G becomes
It decreases as shown in FIG. This is the cutoff frequency f0 determined by the transistor Q1 and the capacitor C1.
Is the effect of. The straight line p shown in FIGS.
Indicates frequency characteristics determined by the impedance of the load connected to the capacitor C1.
【0041】また、周波数fがf1≦f<f3のときに
は、コンデンサC2の容量と、定電流回路22に流れる
電流とトランジスタQ2で構成されるミラー容量とによ
って決定されるカットオフ周波数f1によって、電圧ゲ
インGはさらに減少する。ユニティゲイン周波数f2付
近では、図2(b)に示すように、抵抗R3の効果によ
り位相遅れが低減し、位相余裕は30°〜90°確保さ
れる。前述のように位相余裕とは、図2(b)に示す反
転増幅器(負帰還)の電圧ゲインと位相の周波数特性に
おいて、電圧ゲインが1になる周波数における位相に、
360°を加えた値をいう。When the frequency f is f1≤f <f3, the voltage is changed by the cutoff frequency f1 determined by the capacity of the capacitor C2, the current flowing through the constant current circuit 22 and the mirror capacity formed by the transistor Q2. The gain G is further reduced. In the vicinity of the unity gain frequency f2, the phase delay is reduced by the effect of the resistor R3, and the phase margin is secured at 30 ° to 90 °, as shown in FIG. 2 (b). As described above, the phase margin is the phase at the frequency at which the voltage gain becomes 1 in the frequency characteristics of the voltage gain and the phase of the inverting amplifier (negative feedback) shown in FIG.
The value obtained by adding 360 °.
【0042】周波数fがf3≦f<f4になると、電圧
ゲインGは、図2(a)に示すように、再び、増える。
これは、コンデンサC2と抵抗R3との作用による。周
波数fがf4≦fになると、電圧ゲインGは、図2
(a)に示すように減少する。これは、コンデンサC3
により抵抗R3の効果が抑制されたことによるものであ
る。また、等価的に直列となったコンデンサC2,C3
の容量と、トランジスタQ2によるミラー容量と、定電
流回路22の電流で決定されるカットオフ周波数の影響
で、電圧ゲインGは、f>f3においては、1未満にな
る。そのため、発振はせず、動作が安定する。When the frequency f becomes f3≤f <f4, the voltage gain G increases again as shown in FIG. 2 (a).
This is due to the action of the capacitor C2 and the resistor R3. When the frequency f becomes f4 ≦ f, the voltage gain G becomes
It decreases as shown in (a). This is the capacitor C3
This is because the effect of the resistor R3 is suppressed by. Also, capacitors C2 and C3 that are equivalently connected in series
The voltage gain G becomes less than 1 in the case of f> f3 due to the influence of the cutoff frequency determined by the current of the constant current circuit 22 and the mirror capacitance of the transistor Q2 and the current of the constant current circuit 22. Therefore, oscillation does not occur and the operation is stable.
【0043】以上説明したように、本実施形態によれ
ば、誤差増幅部13の周波数特性が、コンデンサC2と
トランジスタQ2とにより形成されるミラー容量及び定
電流回路22の電流で決定されるカットオフ周波数f1
と、抵抗R3とコンデンサC3とコンデンサC2とトラ
ンジスタQ2により形成されるミラー容量及び定電流回
路22の電流で決定されるカットオフ周波数と、を有す
る。これにより、ユニティゲイン周波数f2において
は、位相余裕が確保される。また、ユニティゲイン周波
数f2よりも高周波帯域では、内部素子による動作遅れ
に対応する位相補償が行われるので、出力コンデンサC
1のESRが低くて位相戻りが小さい場合でも、動作を
安定させることができる。As described above, according to this embodiment, the frequency characteristic of the error amplifying section 13 is determined by the mirror capacitance formed by the capacitor C2 and the transistor Q2 and the current of the constant current circuit 22. Frequency f1
And a cutoff frequency determined by the mirror capacitance formed by the resistor R3, the capacitor C3, the capacitor C2, and the transistor Q2, and the current of the constant current circuit 22. This ensures a phase margin at the unity gain frequency f2. Further, in the frequency band higher than the unity gain frequency f2, the phase compensation corresponding to the operation delay by the internal element is performed, so that the output capacitor C
Even when the ESR of 1 is low and the phase shift is small, the operation can be stabilized.
【0044】また、IC内部素子の位相遅れを対策でき
ることから、プロセスのばらつきによるシリーズレギュ
レータ1の位相補償のばらつきを調整することができ
る。また、位相余裕を、コンデンサと抵抗との線形素子
だけで設定することができるため、容易に位相余裕の設
定を行うことができる。また、素子のトラジション周波
数(Trasition Frequency:電流増幅度が1となる周波
数)の影響も低減することができる。Further, since the phase delay of the IC internal element can be dealt with, the variation of the phase compensation of the series regulator 1 due to the variation of the process can be adjusted. Moreover, since the phase margin can be set only by the linear element of the capacitor and the resistor, the phase margin can be easily set. Further, the influence of the transition frequency (Trasition Frequency: frequency at which the current amplification factor is 1) of the element can be reduced.
【0045】[第2の実施形態]図3は、本発明の第2
の実施形態に係るシリーズレギュレータの構成図であ
り、図1中の要素と共通する要素には、共通の符号を付
している。[Second Embodiment] FIG. 3 shows a second embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, Comprising: The code | symbol common to the element common to the element in FIG. 1 is attached | subjected.
【0046】前述の第1の実施形態のシリーズレギュレ
ータ1では、電圧出力部11がNPN形バイポーラトラ
ンジスタQ1で構成され、増幅器23がNPN形バイポ
ーラトランジスタQ2で構成されている。これらのトラ
ンジスタQ1又はQ2は、PNP形トランジスタに変更
することが可能である。In the series regulator 1 of the first embodiment described above, the voltage output unit 11 is composed of the NPN bipolar transistor Q1 and the amplifier 23 is composed of the NPN bipolar transistor Q2. These transistors Q1 or Q2 can be changed to PNP type transistors.
【0047】図3のシリーズレギュレータ2では、電圧
出力部11が、PNP形バイポーラトランジスタである
トランジスタQ7で構成されている。図3のシリーズレ
ギュレータ2の増幅器23は、PNP形バイポーラトラ
ンジスタであるトランジスタQ8で構成されている。シ
リーズレギュレータ2の他の構成は、図1と同様になっ
ている。トランジスタQ7のコレクタは、出力端子Pou
tに接続され、トランジスタQ7のエミッタは、入力端
子Pinに接続されている。トランジスタQ7のベース
が、トランジスタQ8のエミッタに接続されている。ト
ランジスタQ8のベースは、トランジスタQ5のコレク
タに接続されている。トランジスタQ8のコレクタが接
地されている。そして、トランジスタQ8のエミッタと
ベースとの間に、位相補償回路24が接続されている。In the series regulator 2 of FIG. 3, the voltage output section 11 is composed of a transistor Q7 which is a PNP type bipolar transistor. The amplifier 23 of the series regulator 2 of FIG. 3 is composed of a transistor Q8 which is a PNP bipolar transistor. The other configuration of the series regulator 2 is similar to that of FIG. The collector of the transistor Q7 has an output terminal Pou.
It is connected to t and the emitter of the transistor Q7 is connected to the input terminal Pin. The base of the transistor Q7 is connected to the emitter of the transistor Q8. The base of the transistor Q8 is connected to the collector of the transistor Q5. The collector of the transistor Q8 is grounded. The phase compensation circuit 24 is connected between the emitter and the base of the transistor Q8.
【0048】次に、シリーズレギュレータ2の動作を説
明する。トランジスタQ7は、ベースに供給されたベー
ス電流に基づく出力電圧Voutをコレクタから出力す
る。出力電圧検出部12は、出力電圧Voutを分圧し、
分圧した電圧を差動増幅器21に供給する。差動増幅器
21は、出力電圧検出部12から供給された分圧電圧と
基準電圧部14から供給された基準電圧Vrefとの誤差
電圧を増幅し、増幅した誤差電圧をトランジスタQ8の
ベースに供給する。トランジスタQ8のベースには、増
幅した誤差電圧に応じたベース電流が流れる。Next, the operation of the series regulator 2 will be described. The transistor Q7 outputs the output voltage Vout based on the base current supplied to the base from the collector. The output voltage detector 12 divides the output voltage Vout,
The divided voltage is supplied to the differential amplifier 21. The differential amplifier 21 amplifies the error voltage between the divided voltage supplied from the output voltage detection unit 12 and the reference voltage Vref supplied from the reference voltage unit 14, and supplies the amplified error voltage to the base of the transistor Q8. . A base current corresponding to the amplified error voltage flows through the base of the transistor Q8.
【0049】出力電圧Voutが低下して、出力電圧検出
部12から供給された分圧電圧が基準電圧部14の基準
電圧Vrefよりも低くなると、トランジスタQ8のベー
スに流れるベース電流は増加する。トランジスタQ8の
ベース電流が増加すると、トランジスタQ8のエミッタ
電流が増加し、トランジスタQ7のベース電流は増加す
る。このため、トランジスタQ7の等価抵抗は小さくな
り、トランジスタQ7のコレクタ電流が増えるため、出
力電圧Voutは上昇する。When the output voltage Vout decreases and the divided voltage supplied from the output voltage detecting unit 12 becomes lower than the reference voltage Vref of the reference voltage unit 14, the base current flowing through the base of the transistor Q8 increases. When the base current of the transistor Q8 increases, the emitter current of the transistor Q8 increases and the base current of the transistor Q7 increases. Therefore, the equivalent resistance of the transistor Q7 becomes small and the collector current of the transistor Q7 increases, so that the output voltage Vout rises.
【0050】一方、出力電圧Voutが上昇して、出力電
圧検出部12から供給された分圧電圧が基準電圧部14
の基準電圧Vrefよりも高くなると、トランジスタQ8
のベース電流は減少し、トランジスタQ8のエミッタ電
流が低下する。このため、トランジスタQ7の等価抵抗
は大きくなり、トランジスタQ7のコレクタ電流が減る
ため、出力電圧Voutは低下する。On the other hand, the output voltage Vout rises, and the divided voltage supplied from the output voltage detection unit 12 becomes the reference voltage unit 14.
When it becomes higher than the reference voltage Vref of the transistor Q8,
Of the transistor Q8 decreases, and the emitter current of the transistor Q8 decreases. Therefore, the equivalent resistance of the transistor Q7 increases and the collector current of the transistor Q7 decreases, so that the output voltage Vout decreases.
【0051】このようにトランジスタQ7,Q8を備え
るシリーズレギュレータ2では、トランジスタQ7,Q
8が、第1の実施形態のトランジスタQ1,トランジス
タQ2と同様に作用する。位相補償回路24は、第1の
実施形態と同様に、制御信号の位相補償を行う。したが
って、シリーズレギュレータ2は、第1の実施形態のシ
リーズレギュレータ1と同様の作用効果を奏する。As described above, in the series regulator 2 including the transistors Q7 and Q8, the transistors Q7 and Q8
8 operates similarly to the transistors Q1 and Q2 of the first embodiment. The phase compensation circuit 24 performs the phase compensation of the control signal, as in the first embodiment. Therefore, the series regulator 2 has the same effects as the series regulator 1 of the first embodiment.
【0052】[第3の実施形態]図4は、本発明の第3
の実施形態に係るシリーズレギュレータの構成図であ
り、図1中の要素と共通する要素には、共通の符号を付
している。[Third Embodiment] FIG. 4 shows a third embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, Comprising: The code | symbol common to the element common to the element in FIG. 1 is attached | subjected.
【0053】前述の第1の実施形態のシリーズレギュレ
ータ1では、電圧出力部11がNPN形バイポーラトラ
ンジスタQ1で構成され、増幅器23がNPN形バイポ
ーラトランジスタQ2で構成されている。これらのトラ
ンジスタQ1,Q2と、差動増幅部21内のトランジス
タQ3〜Q6とは、電界効果トランジスタに変更するこ
とが可能である。In the series regulator 1 of the first embodiment described above, the voltage output unit 11 is composed of the NPN bipolar transistor Q1 and the amplifier 23 is composed of the NPN bipolar transistor Q2. These transistors Q1 and Q2 and the transistors Q3 to Q6 in the differential amplifier 21 can be changed to field effect transistors.
【0054】図4のシリーズレギュレータ3では、電圧
出力部11が、Nチャネル形電界効果トランジスタであ
るトランジスタQ9で構成されている。シリーズレギュ
レータ3の増幅器23は、Nチャネル形電界効果トラン
ジスタであるトランジスタQ10で構成されている。シ
リーズレギュレータ3の差動増幅器21は、Pチャネル
形電界効果トランジスタであるトランジスタQ11,Q
12と、Nチャネル形電界効果トランジスタであるトラ
ンジスタQ13,Q14とを備えている。シリーズレギ
ュレータ3の他の構成は、図1と同様になっている。In the series regulator 3 of FIG. 4, the voltage output section 11 is composed of a transistor Q9 which is an N-channel field effect transistor. The amplifier 23 of the series regulator 3 is composed of a transistor Q10 which is an N-channel field effect transistor. The differential amplifier 21 of the series regulator 3 includes transistors Q11 and Q which are P-channel field effect transistors.
12 and transistors Q13 and Q14 which are N-channel field effect transistors. The other configuration of the series regulator 3 is similar to that of FIG.
【0055】トランジスタQ9の第2の主電極であるソ
ースは、出力端子Poutに接続され、トランジスタQ9
の第1の主電極であるドレインは、入力端子Pinに接続
されている。第1の制御電極であるトランジスタQ9の
ゲートが、トランジスタQ10の第3の主電極であるド
レインに接続されている。第2の制御電極であるトラン
ジスタQ10のゲートは、差動増幅器21内のトランジ
スタスQ13のドレインに接続されている。第4の主電
極であるトランジスタQ10のソースは、接地されてい
る。そして、トランジスタQ10のドレインとゲートと
の間に、位相補償回路24が接続されている。The source, which is the second main electrode of the transistor Q9, is connected to the output terminal Pout, and the transistor Q9
The drain, which is the first main electrode of, is connected to the input terminal Pin. The gate of the transistor Q9 which is the first control electrode is connected to the drain which is the third main electrode of the transistor Q10. The gate of the transistor Q10, which is the second control electrode, is connected to the drain of the transistor Q13 in the differential amplifier 21. The source of the transistor Q10, which is the fourth main electrode, is grounded. The phase compensation circuit 24 is connected between the drain and gate of the transistor Q10.
【0056】差動増幅器21のトランジスタQ11のソ
ースとトランジスタQ12のソースとが、定電流回路2
5に接続されている。トランジスタQ11のゲートは、
基準電圧部14に接続され、トランジスタQ12のゲー
トは、抵抗R1と抵抗R2との接続点に接続されてい
る。The source of the transistor Q11 and the source of the transistor Q12 of the differential amplifier 21 are the constant current circuit 2
Connected to 5. The gate of the transistor Q11 is
It is connected to the reference voltage unit 14 and the gate of the transistor Q12 is connected to the connection point of the resistors R1 and R2.
【0057】トランジスタQ13のドレインは、トラン
ジスタQ11のドレインに接続され、トランジスタQ1
3のソースは、接地されている。トランジスタQ14の
ドレインは、トランジスタ12のドレインに接続され、
トランジスタQ14のソースは、接地されている。The drain of the transistor Q13 is connected to the drain of the transistor Q11, and the drain of the transistor Q1
The source of 3 is grounded. The drain of the transistor Q14 is connected to the drain of the transistor 12,
The source of the transistor Q14 is grounded.
【0058】トランジスタQ13,Q14のゲートは、
ともにトランジスタQ12のドレインに接続されてい
る。次に、シリーズレギュレータ3の動作を説明する。
トランジスタQ9は、ゲートに供給された電圧に基づく
出力電圧Voutをソースから出力する。出力電圧検出部
12は、出力電圧Voutを分圧し、分圧した電圧を差動
増幅器21に供給する。差動増幅器21は、出力電圧検
出部12から供給された分圧電圧と基準電圧部14から
供給された基準電圧Vrefとの誤差電圧を増幅し、増幅
した誤差電圧をトランジスタQ10のゲートに与える。The gates of the transistors Q13 and Q14 are
Both are connected to the drain of the transistor Q12. Next, the operation of the series regulator 3 will be described.
The transistor Q9 outputs the output voltage Vout based on the voltage supplied to the gate from the source. The output voltage detector 12 divides the output voltage Vout and supplies the divided voltage to the differential amplifier 21. The differential amplifier 21 amplifies the error voltage between the divided voltage supplied from the output voltage detection unit 12 and the reference voltage Vref supplied from the reference voltage unit 14, and supplies the amplified error voltage to the gate of the transistor Q10.
【0059】出力電圧Voutが低下して、出力電圧検出
部12から供給された分圧電圧が基準電圧部14の基準
電圧Vrefよりも低くなると、トランジスタQ10のゲ
ート電圧が低下する。これにより、トランジスタQ10
のゲート・ソース間電圧が低下し、トランジスタQ10
のドレイン電流が少なくなる。よって、トランジスタQ
9のゲート電圧は高くなる。このため、トランジスタQ
9の等価抵抗は小さくなり、トランジスタQ9に流れる
電流が増加し、出力電圧Voutは上昇する。一方、出力
電圧Voutが上昇して、出力電圧検出部12から供給さ
れた分圧電圧が基準電圧部14の基準電圧Vrefよりも
高くなると、トランジスタQ10のゲート電圧は高くな
り、トランジスタQ10のドレイン電流が増加する。よ
って、トランジスタQ9のゲート電圧は、低下する。こ
のため、トランジスタQ9の等価抵抗は大きくなり、ト
ランジスタQ9に流れる電流が減るため、出力電圧Vou
tは低下する。When the output voltage Vout decreases and the divided voltage supplied from the output voltage detecting unit 12 becomes lower than the reference voltage Vref of the reference voltage unit 14, the gate voltage of the transistor Q10 decreases. As a result, the transistor Q10
Between the gate and source of the transistor Q10
Drain current is reduced. Therefore, the transistor Q
The gate voltage of 9 becomes high. Therefore, the transistor Q
The equivalent resistance of 9 decreases, the current flowing through the transistor Q9 increases, and the output voltage Vout increases. On the other hand, when the output voltage Vout rises and the divided voltage supplied from the output voltage detector 12 becomes higher than the reference voltage Vref of the reference voltage unit 14, the gate voltage of the transistor Q10 becomes high and the drain current of the transistor Q10 increases. Will increase. Therefore, the gate voltage of the transistor Q9 drops. Therefore, the equivalent resistance of the transistor Q9 increases and the current flowing through the transistor Q9 decreases, so that the output voltage Vou
t decreases.
【0060】このように電界効果トランジスタのトラン
ジスタQ9,Q10を備えるシリーズレギュレータ3で
は、トランジスタQ9,Q10が、第1の実施形態のト
ランジスタQ1,トランジスタQ2と同様に機能する。
位相補償回路24は、第1の実施形態と同様に、制御信
号の位相補償を行う。したがって、第1の実施形態のシ
リーズレギュレータ1と同様の効果を奏する。又、各ト
ランジスタQ9〜Q14は、電圧制御形なので、バイポ
ーラトランジスタにおけるベース電流を減ずることがで
き、低消費電力が可能になる。In the series regulator 3 including the field effect transistors Q9 and Q10 as described above, the transistors Q9 and Q10 function similarly to the transistors Q1 and Q2 of the first embodiment.
The phase compensation circuit 24 performs the phase compensation of the control signal, as in the first embodiment. Therefore, the same effect as that of the series regulator 1 of the first embodiment is obtained. Further, since each of the transistors Q9 to Q14 is of the voltage control type, it is possible to reduce the base current in the bipolar transistor, and it is possible to reduce the power consumption.
【0061】[第4の実施形態]図5は、本発明の第4
の実施形態に係るシリーズレギュレータの構成図であ
り、図4中の要素と共通する要素には、共通の符号を付
している。[Fourth Embodiment] FIG. 5 shows a fourth embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, and the common code | symbol is attached | subjected to the element common to the element in FIG.
【0062】前述の第3の実施形態のシリーズレギュレ
ータ3では、電圧出力部11がNチャネル形電界効果ト
ランジスタのトランジスタQ9で構成され、増幅器23
がNチャネル形電界効果トランジスタのトランジスタQ
10で構成されていた。これらのトランジスタQ9,Q
10は、Pチャネル形電界効果トランジスタに変更する
ことが可能である。In the series regulator 3 of the third embodiment described above, the voltage output section 11 is composed of the transistor Q9 which is an N-channel field effect transistor, and the amplifier 23
Is a transistor Q of an N-channel field effect transistor
It was composed of 10. These transistors Q9, Q
10 can be changed to a P-channel type field effect transistor.
【0063】図5のシリーズレギュレータ4では、電圧
出力部11が、Pチャネル形電界効果トランジスタであ
るトランジスタQ15で構成されている。シリーズレギ
ュレータ4の増幅器23は、Pチャネル形電界効果トラ
ンジスタであるトランジスタQ16で構成されている。
シリーズレギュレータ4の他の構成は、シリーズレギュ
レータ3と同様になっている。In the series regulator 4 of FIG. 5, the voltage output section 11 is composed of a transistor Q15 which is a P-channel field effect transistor. The amplifier 23 of the series regulator 4 is composed of a transistor Q16 which is a P-channel field effect transistor.
The other configuration of the series regulator 4 is similar to that of the series regulator 3.
【0064】トランジスタQ15の第1の主電極として
のソースは、入力端子Pinに接続され、トランジスタQ
15の第2の主電極であるドレインは、出力端子Pout
に接続されている。第1の制御電極であるトランジスタ
Q15のゲートが、トランジスタQ16の第3の主電極
であるソースに接続されている。第2の制御電極である
トランジスタQ16のゲートは、差動増幅器21内のト
ランジスタQ13のドレインに接続されている。第4の
主電極であるトランジスタQ16のドレインは、接地さ
れている。そして、トランジスタQ16のソースとゲー
トとの間に、位相補償回路24が接続されている。The source as the first main electrode of the transistor Q15 is connected to the input terminal Pin and
The drain, which is the second main electrode of 15, is the output terminal Pout.
It is connected to the. The gate of the transistor Q15, which is the first control electrode, is connected to the source, which is the third main electrode of the transistor Q16. The gate of the transistor Q16, which is the second control electrode, is connected to the drain of the transistor Q13 in the differential amplifier 21. The drain of the transistor Q16, which is the fourth main electrode, is grounded. The phase compensation circuit 24 is connected between the source and gate of the transistor Q16.
【0065】次に、シリーズレギュレータ4の動作を説
明する。トランジスタQ15は、ゲートに与えられた電
圧に基づく出力電圧Voutをドレインから出力する。出
力電圧検出部12は、出力電圧Voutを分圧し、分圧し
た電圧を差動増幅器21に供給する。差動増幅器21
は、出力電圧検出部12から供給された分圧電圧と基準
電圧部14から供給された基準電圧Vrefとの誤差電圧
を増幅し、増幅した誤差電圧をトランジスタQ16のゲ
ートに与える。Next, the operation of the series regulator 4 will be described. The transistor Q15 outputs the output voltage Vout based on the voltage applied to the gate from the drain. The output voltage detector 12 divides the output voltage Vout and supplies the divided voltage to the differential amplifier 21. Differential amplifier 21
Amplifies the error voltage between the divided voltage supplied from the output voltage detection unit 12 and the reference voltage Vref supplied from the reference voltage unit 14, and supplies the amplified error voltage to the gate of the transistor Q16.
【0066】出力電圧Voutが低下して、出力電圧検出
部12から供給された分圧電圧が基準電圧部14の基準
電圧Vrefよりも低くなると、トランジスタQ16のゲ
ート電圧は、低下する。トランジスタQ16のゲート電
圧が低下すると、トランジスタQ16のゲート・ソース
間電圧が上昇する。これにより、トランジスタQ16に
流れる電流が増加し、トランジスタQ15のゲート電圧
が低くなる。このため、トランジスタQ15の等価抵抗
は小さくなり、トランジスタQ15に流れる電流が増え
るため、出力電圧Voutは上昇する。When the output voltage Vout decreases and the divided voltage supplied from the output voltage detecting unit 12 becomes lower than the reference voltage Vref of the reference voltage unit 14, the gate voltage of the transistor Q16 decreases. When the gate voltage of the transistor Q16 decreases, the gate-source voltage of the transistor Q16 increases. This increases the current flowing through the transistor Q16 and lowers the gate voltage of the transistor Q15. Therefore, the equivalent resistance of the transistor Q15 becomes small and the current flowing through the transistor Q15 increases, so that the output voltage Vout increases.
【0067】一方、出力電圧Voutが上昇して、出力電
圧検出部12から供給された分圧電圧が基準電圧部14
の基準電圧Vrefよりも高くなると、トランジスタQ1
6のゲート電圧が高くなり、トランジスタ16のゲート
・ソース間電圧が降下する。このため、トランジスタQ
15の等価抵抗は大きくなり、トランジスタQ15に流
れる電流が減るため、出力電圧Voutは低下する。On the other hand, the output voltage Vout rises, and the divided voltage supplied from the output voltage detecting section 12 becomes the reference voltage section 14.
When it becomes higher than the reference voltage Vref of the transistor Q1,
6, the gate voltage of 6 rises, and the gate-source voltage of the transistor 16 drops. Therefore, the transistor Q
Since the equivalent resistance of 15 increases and the current flowing through the transistor Q15 decreases, the output voltage Vout decreases.
【0068】このようにトランジスタQ15,Q16を
備えるシリーズレギュレータ4では、トランジスタQ1
5,Q16が、第3の実施形態のトランジスタQ9,ト
ランジスタQ10と同様に機能する。位相補償回路24
は、第3の実施形態と同様に、制御信号の位相補償を行
う。したがって、シリーズレギュレータ4は、第3の実
施形態のシリーズレギュレータ3と同様の作用効果を奏
する。In the series regulator 4 having the transistors Q15 and Q16 as described above, the transistor Q1
5 and Q16 function similarly to the transistors Q9 and Q10 of the third embodiment. Phase compensation circuit 24
Performs phase compensation of the control signal as in the third embodiment. Therefore, the series regulator 4 has the same effects as the series regulator 3 of the third embodiment.
【0069】[第5の実施形態]図6は、本発明の第5
の実施形態に係るシリーズレギュレータの構成図であ
り、図1中の要素と共通する要素には、共通の符号を付
している。[Fifth Embodiment] FIG. 6 shows the fifth embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, Comprising: The code | symbol common to the element common to the element in FIG. 1 is attached | subjected.
【0070】これまでの第1〜第4の実施形態のシリー
ズレギュレータ1〜4では、電圧出力部11及び増幅器
23が、それぞれ1個のトランジスタで構成されていた
が、これらの電圧出力部11又は増幅器23は、複数の
トランジスタで構成してもよい。In the series regulators 1 to 4 of the first to fourth embodiments, the voltage output section 11 and the amplifier 23 are each composed of one transistor, but these voltage output section 11 or The amplifier 23 may be composed of a plurality of transistors.
【0071】図6のシリーズレギュレータ5の電圧出力
部11は、NPN形バイポーラトランジスタであるトラ
ンジスタQ17と、NPN形バイポーラトランジスタで
あるトランジスタQ18とで構成されている。シリーズ
レギュレータ5の増幅器23は、NPN形バイポーラト
ランジスタであるトランジスタQ19と、NPN形バイ
ポーラトランジスタであるトランジスタQ20とで構成
されている。シリーズレギュレータ5の他の構成は、例
えばシリーズレギュレータ1と同様である。The voltage output unit 11 of the series regulator 5 shown in FIG. 6 is composed of a transistor Q17 which is an NPN bipolar transistor and a transistor Q18 which is an NPN bipolar transistor. The amplifier 23 of the series regulator 5 is composed of a transistor Q19 which is an NPN bipolar transistor and a transistor Q20 which is an NPN bipolar transistor. The other configuration of the series regulator 5 is the same as that of the series regulator 1, for example.
【0072】電圧出力部11のトランジスタQ17及び
トランジスタQ18の第1の主電極であるコレクタは、
入力端子Pinに接続されている。トランジスタQ17の
エミッタは、トランジスタQ18のベースに接続されて
いる。第2の主電極であるトランジスタQ18のエミッ
タが、出力端子Poutに接続されている。即ち、トラン
ジスタQ17,Q18は、ダーリントン接続されてい
る。初段のトランジスタQ17の第1の制御電極である
ベースは、増幅器23中のトランジスタQ19及びトラ
ンジスタQ20の第3の主電極であるコレクタに接続さ
れている。The collectors, which are the first main electrodes of the transistors Q17 and Q18 of the voltage output section 11, are
It is connected to the input terminal Pin. The emitter of the transistor Q17 is connected to the base of the transistor Q18. The emitter of the transistor Q18, which is the second main electrode, is connected to the output terminal Pout. That is, the transistors Q17 and Q18 are Darlington-connected. The base that is the first control electrode of the transistor Q17 in the first stage is connected to the collector that is the third main electrode of the transistors Q19 and Q20 in the amplifier 23.
【0073】増幅器23中のトランジスタQ19のエミ
ッタは、トランジスタQ20のベースに接続されてい
る。即ち、トランジスタQ19とトランジスタQ20と
は、ダーリントン接続されている。初段のトランジスタ
Q19の第2の制御電極であるベースは、差動増幅器2
1のトランジスタQ5のコレクタに接続されている。第
4の主電極であるトランジスタQ20のエミッタは、接
地されている。そして、トランジスタQ19,Q20の
コレクタと、トランジスタQ19のベースとの間に、位
相補償回路24が接続されている。The emitter of the transistor Q19 in the amplifier 23 is connected to the base of the transistor Q20. That is, the transistor Q19 and the transistor Q20 are Darlington connected. The base, which is the second control electrode of the first-stage transistor Q19, is the differential amplifier 2
1 is connected to the collector of the transistor Q5. The emitter of the transistor Q20, which is the fourth main electrode, is grounded. The phase compensation circuit 24 is connected between the collectors of the transistors Q19 and Q20 and the base of the transistor Q19.
【0074】このようなシリーズレギュレータ5では、
トランジスタQ17,Q18で構成された電圧出力部1
1が、トランジスタQ1で構成されたシリーズレギュレ
ータ1の電圧出力部11と同様に動作する。また、トラ
ンジスタQ19,Q20で構成された増幅器23が、ト
ランジスタQ2で構成されたシリーズレギュレータ1の
増幅器23と同様に動作する。In such a series regulator 5,
Voltage output section 1 composed of transistors Q17 and Q18
1 operates similarly to the voltage output unit 11 of the series regulator 1 including the transistor Q1. Further, the amplifier 23 composed of the transistors Q19 and Q20 operates similarly to the amplifier 23 of the series regulator 1 composed of the transistor Q2.
【0075】従って、シリーズレギュレータ5は、第1
の実施形態のシリーズレギュレータ1と同様の効果を奏
する。さらに、シリーズレギュレータ5の電圧出力部1
1及び増幅器23が、ダーリントン接続されたトランジ
スタQ17,Q18及びトランジスタQ19,Q20で
それぞれ構成されているので、パワートランジスタの増
幅率を増強することが、可能になっている。Therefore, the series regulator 5 has the first
The same effect as that of the series regulator 1 of the embodiment is obtained. Further, the voltage output section 1 of the series regulator 5
1 and the amplifier 23 are composed of the transistors Q17 and Q18 and the transistors Q19 and Q20 connected in Darlington, respectively, so that the amplification factor of the power transistor can be increased.
【0076】[第6の実施形態]図7は、本発明の第6
の実施形態に係るシリーズレギュレータの構成図であ
り、図6中の要素と共通する要素には、共通の符号を付
している。[Sixth Embodiment] FIG. 7 shows a sixth embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, and the common code | symbol is attached | subjected to the element common to the element in FIG.
【0077】前述の第5の実施形態のシリーズレギュレ
ータ5では、電圧出力部11及び増幅器23が、それぞ
れ複数のNPN形バイポーラトランジスタで構成されて
いるが、PNP形バイポーラトランジスタで構成するこ
とも可能である。In the series regulator 5 of the fifth embodiment described above, the voltage output section 11 and the amplifier 23 are each composed of a plurality of NPN type bipolar transistors, but they may be composed of PNP type bipolar transistors. is there.
【0078】図7のシリーズレギュレータ6の電圧出力
部11は、PNP形バイポーラトランジスタであるトラ
ンジスタQ21と、PNP形バイポーラトランジスタで
あるトランジスタQ22とで構成されている。シリーズ
レギュレータ6の増幅器23は、PNP形バイポーラト
ランジスタであるトランジスタQ23と、PNP形バイ
ポーラトランジスタであるトランジスタQ24とで構成
されている。シリーズレギュレータ6の他の構成は、例
えばシリーズレギュレータ5と同様である。The voltage output unit 11 of the series regulator 6 of FIG. 7 is composed of a transistor Q21 which is a PNP type bipolar transistor and a transistor Q22 which is a PNP type bipolar transistor. The amplifier 23 of the series regulator 6 is composed of a transistor Q23 which is a PNP type bipolar transistor and a transistor Q24 which is a PNP type bipolar transistor. Other configurations of the series regulator 6 are similar to those of the series regulator 5, for example.
【0079】電圧出力部11のトランジスタQ21及び
トランジスタQ22の第2の主電極であるコレクタは、
出力端子Poutに接続されている。トランジスタQ21
のエミッタは、トランジスタQ22のベースに接続され
ている。第1の主電極であるトランジスタQ22のエミ
ッタが、入力端子Pinに接続されている。即ち、トラン
ジスタQ21,Q22は、ダーリントン接続されてい
る。初段のトランジスタQ21の第1の制御電極である
ベースは、増幅器23中のトランジスタQ24の第3の
主電極であるエミッタに接続されている。The collectors, which are the second main electrodes of the transistors Q21 and Q22 of the voltage output section 11, are
It is connected to the output terminal Pout. Transistor Q21
The emitter of is connected to the base of the transistor Q22. The emitter of the transistor Q22, which is the first main electrode, is connected to the input terminal Pin. That is, the transistors Q21 and Q22 are Darlington-connected. The base that is the first control electrode of the transistor Q21 in the first stage is connected to the emitter that is the third main electrode of the transistor Q24 in the amplifier 23.
【0080】増幅器23中のトランジスタQ23のエミ
ッタは、トランジスタQ24のベースに接続されてい
る。即ち、トランジスタQ23とトランジスタQ24と
は、ダーリントン接続されている。初段のトランジスタ
Q23の第2の制御電極であるベースは、差動増幅器2
1のトランジスタQ5のコレクタに接続されている。ト
ランジスタQ23,Q24の第4の主電極であるコレク
タは、接地されている。そして、トランジスタQ24の
エミッタと、トランジスタQ23のベースとの間に、位
相補償回路24が接続されている。The emitter of the transistor Q23 in the amplifier 23 is connected to the base of the transistor Q24. That is, the transistor Q23 and the transistor Q24 are Darlington connected. The base, which is the second control electrode of the first-stage transistor Q23, is the differential amplifier 2
1 is connected to the collector of the transistor Q5. The collectors, which are the fourth main electrodes of the transistors Q23 and Q24, are grounded. The phase compensation circuit 24 is connected between the emitter of the transistor Q24 and the base of the transistor Q23.
【0081】このようなシリーズレギュレータ6では、
トランジスタQ21,Q22で構成された電圧出力部1
1が、トランジスタQ7で構成されたシリーズレギュレ
ータ2の電圧出力部11と同様に動作する。また、トラ
ンジスタQ23,Q24で構成された増幅器23が、ト
ランジスタQ8で構成されたシリーズレギュレータ2の
増幅器23と同様に動作する。In such a series regulator 6,
Voltage output unit 1 composed of transistors Q21 and Q22
1 operates similarly to the voltage output unit 11 of the series regulator 2 including the transistor Q7. Further, the amplifier 23 composed of the transistors Q23 and Q24 operates similarly to the amplifier 23 of the series regulator 2 composed of the transistor Q8.
【0082】従って、シリーズレギュレータ6は、第2
の実施形態のシリーズレギュレータ2と同様の効果を奏
する。さらに、シリーズレギュレータ6の電圧出力部1
1及び増幅器23が、ダーリントン接続されたトランジ
スタQ21,Q22及びトランジスタQ23,Q24で
それぞれ構成されているので、パワートランジスタの増
幅率を増強することが、可能になっている。Therefore, the series regulator 6 has the second
The same effect as that of the series regulator 2 of the embodiment is obtained. Further, the voltage output unit 1 of the series regulator 6
1 and the amplifier 23 are composed of the transistors Q21 and Q22 and the transistors Q23 and Q24 connected in Darlington, respectively, so that the amplification factor of the power transistor can be increased.
【0083】[第7の実施形態]図8は、本発明の第7
の実施形態に係るシリーズレギュレータの構成図であ
り、図6中の要素と共通する要素には、共通の符号を付
している。[Seventh Embodiment] FIG. 8 shows a seventh embodiment of the present invention.
It is a block diagram of the series regulator which concerns on embodiment of this, and the common code | symbol is attached | subjected to the element common to the element in FIG.
【0084】前述の第5及び第6の実施形態のシリーズ
レギュレータ5,6では、電圧出力部11が、複数のN
PN形バイポーラトランジスタ又はPNP形バイポーラ
トランジスタで構成され、増幅器23が複数のNPN形
バイポーラトランジスタ又はPNP形バイポーラトラン
ジスタで構成されていた。電圧出力部11をNPN形バ
イポーラトランジスタとPNP形バイポーラトランジス
タとで構成することも可能である。又、増幅器23をN
PN形バイポーラトランジスタとPNP形バイポーラト
ランジスタとで構成することも可能である。In the series regulators 5 and 6 of the fifth and sixth embodiments described above, the voltage output section 11 is composed of a plurality of N's.
The amplifier 23 is composed of a PN bipolar transistor or a PNP bipolar transistor, and the amplifier 23 is composed of a plurality of NPN bipolar transistors or PNP bipolar transistors. It is also possible to configure the voltage output unit 11 with an NPN type bipolar transistor and a PNP type bipolar transistor. The amplifier 23 is set to N
It is also possible to use a PN type bipolar transistor and a PNP type bipolar transistor.
【0085】図8のシリーズレギュレータ7の電圧出力
部11は、PNP形バイポーラトランジスタであるトラ
ンジスタQ25と、NPN形バイポーラトランジスタで
あるトランジスタQ26とで構成されている。シリーズ
レギュレータ7の増幅器23は、PNP形バイポーラト
ランジスタであるトランジスタQ27と、NPN形バイ
ポーラトランジスタであるトランジスタQ28とで構成
されている。シリーズレギュレータ7の他の構成は、例
えばシリーズレギュレータ6と同様である。The voltage output unit 11 of the series regulator 7 in FIG. 8 is composed of a transistor Q25 which is a PNP type bipolar transistor and a transistor Q26 which is an NPN type bipolar transistor. The amplifier 23 of the series regulator 7 is composed of a transistor Q27 which is a PNP type bipolar transistor and a transistor Q28 which is an NPN type bipolar transistor. The other configuration of the series regulator 7 is the same as that of the series regulator 6, for example.
【0086】電圧出力部11のトランジスタQ25のコ
レクタは、トランジスタQ26のベースに接続され、ト
ランジスタQ25のエミッタは、トランジスタQ26の
コレクタに接続され、トランジスタQ25とトランジス
タQ26とは、ダーリントン接続されている。第1の主
電極であるトランジスタQ26のコレクタは、入力端子
Pinに接続されている。第2の主電極であるトランジス
タQ26のエミッタが、出力端子Poutに接続されてい
る。第1の主電極であるトランジスタQ25のベース
は、増幅器23中のトランジスタQ27のエミッタとト
ランジスタQ28の第3の主電極であるコレクタとに接
続されている。The collector of the transistor Q25 of the voltage output unit 11 is connected to the base of the transistor Q26, the emitter of the transistor Q25 is connected to the collector of the transistor Q26, and the transistors Q25 and Q26 are Darlington connected. The collector of the transistor Q26, which is the first main electrode, is connected to the input terminal Pin. The emitter of the transistor Q26, which is the second main electrode, is connected to the output terminal Pout. The base of the transistor Q25 which is the first main electrode is connected to the emitter of the transistor Q27 in the amplifier 23 and the collector which is the third main electrode of the transistor Q28.
【0087】増幅器23中のトランジスタQ27のコレ
クタは、トランジスタQ28のベースに接続されてい
る。即ち、トランジスタQ27とトランジスタQ28と
は、ダーリントン接続されている。初段のトランジスタ
Q27の第2の制御電極であるベースは、差動増幅器2
1のトランジスタQ5のコレクタに接続されている。第
4の主電極であるトランジスタQ28のエミッタは、接
地されている。そして、トランジスタQ28のコレクタ
と、トランジスタQ27のベースとの間に、位相補償回
路24が接続されている。The collector of the transistor Q27 in the amplifier 23 is connected to the base of the transistor Q28. That is, the transistor Q27 and the transistor Q28 are Darlington-connected. The base, which is the second control electrode of the first-stage transistor Q27, is the differential amplifier 2
1 is connected to the collector of the transistor Q5. The emitter of the transistor Q28, which is the fourth main electrode, is grounded. The phase compensation circuit 24 is connected between the collector of the transistor Q28 and the base of the transistor Q27.
【0088】このようなシリーズレギュレータ7では、
トランジスタQ25,Q26で構成された電圧出力部1
1が、第6の実施形態のシリーズレギュレータ6の電圧
出力部11と同様に動作する。また、トランジスタQ2
7,Q28で構成された増幅器23が、シリーズレギュ
レータ6の増幅器23と同様に動作する。従って、シリ
ーズレギュレータ7は、第6の実施形態のシリーズレギ
ュレータ6と同様の効果を奏する。尚、本発明を実施す
るにあたっては、種々の形態が考えられ、上記実施の形
態に限られるものではない。例えば、電圧出力部11を
構成するトランジスタQ1を3段以上にダーリントン接
続されたトランジスタに変更することが可能である。
又、増幅器23を構成するトランジスタQ2を3段以上
にダーリントン接続されたトランジスタに変更すること
が可能である。In such a series regulator 7,
Voltage output unit 1 composed of transistors Q25 and Q26
1 operates similarly to the voltage output unit 11 of the series regulator 6 of the sixth embodiment. Also, the transistor Q2
The amplifier 23 composed of Q7 and Q7 operates in the same manner as the amplifier 23 of the series regulator 6. Therefore, the series regulator 7 has the same effect as the series regulator 6 of the sixth embodiment. Various modes are conceivable in carrying out the present invention, and the present invention is not limited to the above-described modes. For example, the transistor Q1 forming the voltage output unit 11 can be changed to a Darlington-connected transistor having three or more stages.
Further, the transistor Q2 constituting the amplifier 23 can be changed to a transistor having Darlington connection in three or more stages.
【0089】[0089]
【発明の効果】以上詳細に説明したように、本発明によ
れば、安定化電源回路が安定して動作する。As described in detail above, according to the present invention, the stabilized power supply circuit operates stably.
【図1】本発明の第1の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a first embodiment of the present invention.
【図2】図1の安定化電源回路の位相補償の動作を示す
説明図である。FIG. 2 is an explanatory diagram showing a phase compensation operation of the stabilized power supply circuit of FIG.
【図3】本発明の第2の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a second embodiment of the present invention.
【図4】本発明の第3の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a third embodiment of the present invention.
【図5】本発明の第4の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a fourth embodiment of the present invention.
【図6】本発明の第5の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a fifth embodiment of the present invention.
【図7】本発明の第6の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 7 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a sixth embodiment of the present invention.
【図8】本発明の第7の実施の形態に係る安定化電源回
路の構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of a stabilized power supply circuit according to a seventh embodiment of the present invention.
【図9】従来の安定化電源回路の構成を示す回路図であ
る。FIG. 9 is a circuit diagram showing a configuration of a conventional stabilized power supply circuit.
【図10】従来の安定化電源回路の位相補償の動作を示
す説明図である。FIG. 10 is an explanatory diagram showing a phase compensation operation of a conventional stabilized power supply circuit.
1〜7 シリーズレギュレータ
11 電圧出力部
12 出力電圧検出部
13 誤差増幅部
14 基準電圧部
22 定電流回路
21 差動増幅器
23 増幅器
24 位相補償回路
Q1,Q7,Q9,Q15,Q17,Q18,Q21,
Q22,Q25,Q26 トランジスタ(出力電圧制御
用)
Q2,Q8,Q10,Q16,Q19,Q20,Q2
3,Q24,Q27,Q28 トランジスタ(増幅
用)
C1 コンデンサ(出力電圧安定化用)
C2,C3 コンデンサ(位相補償用)
R3 抵抗(位相補償用)1 to 7 series regulator 11 voltage output unit 12 output voltage detection unit 13 error amplification unit 14 reference voltage unit 22 constant current circuit 21 differential amplifier 23 amplifier 24 phase compensation circuit Q1, Q7, Q9, Q15, Q17, Q18, Q21,
Q22, Q25, Q26 Transistors (for output voltage control) Q2, Q8, Q10, Q16, Q19, Q20, Q2
3, Q24, Q27, Q28 Transistor (for amplification) C1 capacitor (for output voltage stabilization) C2, C3 capacitor (for phase compensation) R3 resistor (for phase compensation)
Claims (6)
直流の出力電圧を出力する電圧出力部と、 前記電圧出力部が出力した出力電圧と基準電圧との誤差
電圧を増幅し、増幅した信号を制御信号として前記電圧
出力部に出力する増幅部と、を備え、 前記増幅部は、前記誤差電圧を増幅する際の利得が1を
越える周波数帯域において第1のカットオフ周波数を有
し、該第1のカットオフ周波数よりも高く且つ利得が1
以下となる周波数帯域において第2のカットオフ周波数
を有し、該第1のカットオフ周波数よりも高い周波数に
おいて位相余裕が30°〜90°の範囲で保持され、且
つ、該第2のカットオフ周波数よりも高い周波数におい
て利得が1を越えない周波数特性を有する、 ことを特徴とする安定化電源回路。1. A voltage output section which is supplied with a DC voltage and outputs a DC output voltage based on a control signal, and an error voltage between the output voltage output by the voltage output section and a reference voltage is amplified and amplified. An amplifier that outputs a signal as a control signal to the voltage output unit, wherein the amplifier has a first cutoff frequency in a frequency band in which a gain when amplifying the error voltage exceeds 1. The gain is higher than the first cutoff frequency and is 1
Has a second cutoff frequency in the following frequency band, the phase margin is maintained in the range of 30 ° to 90 ° at a frequency higher than the first cutoff frequency, and the second cutoff A stabilized power supply circuit having a frequency characteristic in which the gain does not exceed 1 at a frequency higher than the frequency.
に、前記制御信号を前記誤差電圧に帰還させて前記制御
信号の位相補償を行う第1の位相補償回路と、 前記第2のカットオフ周波数よりも高い周波数において
利得が1を越えないように、前記第1の位相補償回路が
位相補償した制御信号の位相補償を行う第2の位相補償
回路と、を備えた、 ことを特徴とする請求項1に記載の安定化電源回路。2. The first amplification unit feeds back the control signal to the error voltage to compensate the phase of the control signal so that the phase margin is maintained in the range of 30 ° to 90 °. A phase compensating circuit, and a second phase compensating circuit for compensating the phase of the control signal phase-compensated by the first phase compensating circuit so that the gain does not exceed 1 at a frequency higher than the second cutoff frequency. The stabilized power supply circuit according to claim 1, further comprising:
前記誤差電圧を入力する端子と前記制御信号を出力する
端子との間に直列に接続された第1のコンデンサと抵抗
とによって構成され、 前記第2の位相補償回路は、前記第1の位相補償回路の
抵抗と並列に接続された第2のコンデンサにより構成さ
れたことを特徴とする請求項2に記載の安定化電源回
路。3. The first phase compensation circuit includes a first capacitor and a resistor connected in series between a terminal for inputting the error voltage and a terminal for outputting the control signal of the amplifier. The stabilized power supply circuit according to claim 2, wherein the second phase compensation circuit is configured by a second capacitor connected in parallel with the resistance of the first phase compensation circuit. .
主電極と該第1の主電極及び該第2の主電極間の導通状
態を制御する第1の制御電極とを有し、前記増幅部が前
記制御信号を出力する端子に該第1の制御電極が接続さ
れ、前記直流電圧が供給される端子に該第1の主電極が
接続され、前記出力電圧が出力される端子に該第2の主
電極が接続された第1のトランジスタによって構成さ
れ、 前記増幅部は、前記電圧出力部が出力した出力電圧と基
準電圧との誤差電圧を生成する差動増幅器と、前記第1
の主電極と前記第1の制御電極との間に接続された定電
流回路と、第3の主電極と第4の主電極と該第3の主電
極及び該第4の主電極間の導通状態を制御する第2の制
御電極とを有し該第2の制御電極が前記差動増幅器の出
力端子に接続され、該第3の主電極が前記第1の制御電
極に接続され、該第4の主電極が接地された第2のトラ
ンジスタによって形成された増幅器とを備えた、 ことを特徴とする請求項2又は3に記載の安定化電源回
路。4. The voltage output section includes a first main electrode, a second main electrode, and a first control electrode for controlling a conduction state between the first main electrode and the second main electrode. The amplifying section has the first control electrode connected to a terminal for outputting the control signal, the first main electrode connected to a terminal to which the DC voltage is supplied, and the output voltage is output. A first transistor in which the second main electrode is connected to a terminal, and the amplification unit generates a difference voltage between an output voltage output from the voltage output unit and a reference voltage; The first
A constant current circuit connected between the main electrode and the first control electrode, and conduction between the third main electrode, the fourth main electrode, the third main electrode and the fourth main electrode. A second control electrode for controlling a state, the second control electrode being connected to the output terminal of the differential amplifier, the third main electrode being connected to the first control electrode, 4. The stabilized power supply circuit according to claim 2, further comprising an amplifier formed by a second transistor whose main electrode is grounded.
主電極と該第1の主電極及び該第2の主電極間の導通状
態を制御する第1の制御電極とをそれぞれ有してダーリ
ントン接続された複数段のトランジスタを備え、前記増
幅部が前記制御信号を出力する端子に該複数段のトラン
ジスタのうちの初段のトランジスタの該第1の制御電極
が接続され、前記直流電圧が供給される端子に該複数の
トランジスタのうちの最終段のトランジスタの第1の主
電極が接続され、前記出力電圧が出力される端子に該最
終段のトランジスタの第2の主電極が接続されているこ
とを特徴とする請求項2又は3に記載の安定化電源回
路。5. The voltage output section includes a first main electrode, a second main electrode, and a first control electrode for controlling a conduction state between the first main electrode and the second main electrode. A plurality of transistors in Darlington connection, each of which has a first control electrode of a first-stage transistor of the transistors of the plurality of stages, is connected to a terminal from which the amplifier outputs the control signal; The first main electrode of the final-stage transistor of the plurality of transistors is connected to the terminal to which the DC voltage is supplied, and the second main electrode of the final-stage transistor is connected to the terminal to which the output voltage is output. The stabilized power supply circuit according to claim 2 or 3, wherein the stabilized power supply circuit is connected.
出力電圧と基準電圧との誤差電圧を生成する差動増幅器
と、 前記第1の主電極と前記第1の制御電極との間に接続さ
れた定電流回路と、 第3の主電極と第4の主電極と該第3の主電極及び該第
4の主電極間の導通状態を制御する第2の制御電極とを
それぞれ有してダーリントン接続された複数段のトラン
ジスタによって形成された増幅器とを備え、 前記複数段のトランジスタのうちの初段のトランジスタ
の第2の制御電極が前記差動増幅器の出力端子に接続さ
れ、該複数段のトランジスタのうちの最終段のトランジ
スタの第3の主電極が前記第1の制御電極に接続され、
該最終段のトランジスタの第4の主電極が接地されてい
る、 ことを特徴とする請求項2又は3に記載の安定化電源回
路。6. The amplifying unit is provided between a differential amplifier that generates an error voltage between an output voltage output by the voltage output unit and a reference voltage, and the first main electrode and the first control electrode. A constant current circuit connected to each other, a third main electrode, a fourth main electrode, and a second control electrode for controlling a conduction state between the third main electrode and the fourth main electrode. And an amplifier formed by a plurality of Darlington-connected transistors, the second control electrode of the first-stage transistor of the plurality of-stage transistors being connected to the output terminal of the differential amplifier, A third main electrode of a final stage transistor of the stage transistors is connected to the first control electrode,
The stabilized power supply circuit according to claim 2 or 3, wherein the fourth main electrode of the final-stage transistor is grounded.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003033873A JP3687653B2 (en) | 2002-02-12 | 2003-02-12 | Stabilized power circuit |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002033358 | 2002-02-12 | ||
JP2002-33358 | 2002-02-12 | ||
JP2002-41809 | 2002-02-19 | ||
JP2002041809 | 2002-02-19 | ||
JP2003033873A JP3687653B2 (en) | 2002-02-12 | 2003-02-12 | Stabilized power circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003316454A true JP2003316454A (en) | 2003-11-07 |
JP3687653B2 JP3687653B2 (en) | 2005-08-24 |
Family
ID=29553961
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003033873A Expired - Fee Related JP3687653B2 (en) | 2002-02-12 | 2003-02-12 | Stabilized power circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3687653B2 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059541A (en) * | 2006-08-30 | 2008-03-13 | Seiko Npc Corp | Constant voltage circuit |
US7791323B2 (en) | 2007-01-09 | 2010-09-07 | Denso Corporation | DC-DC converter utilizing respectively separate low-pass filters in feedback control and output voltage smoothing and method of designing the DC-DC converter |
EP2571151A3 (en) * | 2011-08-30 | 2017-06-14 | Hitachi Automotive Systems, Ltd. | Series regulator and electronic control unit for automotive vehicle |
-
2003
- 2003-02-12 JP JP2003033873A patent/JP3687653B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008059541A (en) * | 2006-08-30 | 2008-03-13 | Seiko Npc Corp | Constant voltage circuit |
US7791323B2 (en) | 2007-01-09 | 2010-09-07 | Denso Corporation | DC-DC converter utilizing respectively separate low-pass filters in feedback control and output voltage smoothing and method of designing the DC-DC converter |
EP2571151A3 (en) * | 2011-08-30 | 2017-06-14 | Hitachi Automotive Systems, Ltd. | Series regulator and electronic control unit for automotive vehicle |
Also Published As
Publication number | Publication date |
---|---|
JP3687653B2 (en) | 2005-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6828763B2 (en) | Voltage regulator | |
US5552697A (en) | Low voltage dropout circuit with compensating capacitance circuitry | |
US20050248391A1 (en) | Constant-voltage circuit | |
US7310017B2 (en) | Operational amplifier circuit | |
JP2003015750A (en) | Dynamic input stage bias for low quiescent current amplifier | |
JP2853763B2 (en) | Amplifier circuit | |
US20210218377A1 (en) | Amplifier with input bias current cancellation | |
US6486724B2 (en) | FET bias circuit | |
US6664857B2 (en) | Two-stage operational amplifier | |
JP2005101733A (en) | Bias circuit | |
KR100416168B1 (en) | Power amplifier | |
JP3687653B2 (en) | Stabilized power circuit | |
US11418159B2 (en) | Differential signal offset adjustment circuit and differential system | |
US4147992A (en) | Amplifier circuit having a high degree of common mode rejection | |
KR100689256B1 (en) | stabilized power supply circuit | |
US20030201828A1 (en) | Operational amplifier | |
JP3134343B2 (en) | Bandgap reference voltage generation circuit | |
US6856188B2 (en) | Current source/sink with high output impedance using bipolar transistors | |
JP2698702B2 (en) | Regulator transistor output transistor saturation prevention circuit | |
US7102443B2 (en) | Temperature-stabilized amplifier circuit | |
KR100529410B1 (en) | fully-differential bipolar current-controlled current amplifier | |
JP3177521B2 (en) | Power supply circuit | |
JP3360911B2 (en) | Differential amplifier circuit | |
JP2024036808A (en) | voltage output circuit | |
JP2005196233A (en) | Stabilizing power circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Effective date: 20050208 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
|
A521 | Written amendment |
Effective date: 20050415 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050517 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050530 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |