JP2006094656A - スイッチング電源 - Google Patents

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Abstract

【課題】 高調波対策機能を有するスイッチング電源の省電力化を実現する。
【解決手段】 高調波抑制機能を有する昇圧チョッパ回路88(チョッパ回路)を有し、この昇圧チョッパ回路88の出力をMOSトランジスタ17(メインスイッチ素子)および変圧器22を用いて変換し、負荷に給電を行うスイッチング電源10であって、上記負荷の状態に応じてMOSトランジスタ17のスイッチング周波数を制御する発振制御回路(周波数制御回路)と、上記スイッチング周波数を検出する周波数検出回路75(検出手段)と、該周波数検出回路75の検出結果に応じて昇圧チョッパ回路88の高調波抑制機能を制御する高調波抑制機能制御回路45(高調波抑制機能制御手段)とを備える。
【選択図】 図1

Description

本発明は、高調波対策機能を備えたスイッチング電源の省電力化に関する。
高調波対策機能を備えるスイッチング電源の従来の構成を図5を用いて説明する。図5に示されるように、この従来のスイッチング電源110は、入力回路125と、力率改善(高調波電流抑制)機能を有する昇圧チョッパ回路135と、電力回路155と、出力回路165とを備える。入力回路125は、AC入力電源のL端子およびN端子に接続するフィルタ回路110と、ブリッジダイオード111と、平滑コンデンサ115とを備える。昇圧チョッパ回路135は、チョークコイル112と、ダイオード113と、PFC回路120と、MOSトランジスタ114とを備える。昇圧チョッパ回路135は、チョークコイル112と、ダイオード113と、PFC回路120と、MOSトランジスタ114とを備える。電力回路155は、発振制御回路121と、MOSトランジスタ117と、抵抗116と、トランス122(1次側メイン巻線122aおよび1次側補助巻線122b並びに2次側メイン巻線122c)とを備える。出力回路165は、1次側に、平滑コンデンサ119およびダイオード118を備え、2次側に、ダイオード123および平滑コンデンサ124並びに出力端X(プラス)・Y(マイナス)を備える。
昇圧チョッパ回路135では、MOSトランジスタ114のON期間中に、AC入力電源からチョークコイル112を介してMOSトランジスタ114に電流が流れ、チョークコイル112に励磁エネルギーが蓄積する。そして、MOSトランジスタ114のOFF期間中に、上記のごとく蓄積された励磁エネルギーによって昇圧電流がダイオード113を介して平滑コンデンサ115に流入する。ここで、PFC回路120は、この平滑コンデンサ115の電圧を監視し、これに応じてMOSトランジスタ114のON/OFFを制御する。すなわち、AC入力電源内の電流の位相および波形が電圧波形と一致もしくは相似する(力率が改善される)ように、MOSトランジスタ114のON/OFFを制御する。これにより、高調波規制をクリアすることができる。
なお、昇圧チョッパ回路135からの出力は電力回路155によって所望の電圧に変換され、出力回路165を介して負荷に供給される。
特開2001−95236公報(公開日:平成13年4月6日)
しかしながら、力率改善機能を備えるスイッチング電源は、高調波規制をクリアすることができる反面、電源回路内での電力損失が大きく、特に、高調波対策をほとんど要しない軽負荷時(待機時等)の省電力化が阻害されてしまうといった問題があった。
本発明は上記課題に鑑みてなされたものであり、その目的は、高調波対策機能を有するスイッチング電源の省電力化を実現することにある。
本発明のスイッチング電源は、上記課題を解決するために、高調波抑制機能を有するチョッパ回路を有し、このチョッパ回路の出力をメインスイッチ素子および変圧器を用いて変換することで負荷に給電を行うスイッチング電源であって、上記負荷の状態に応じて上記メインスイッチ素子のスイッチング周波数を制御する周波数制御回路と、上記スイッチング周波数を検出する検出手段と、該検出手段の検出結果に応じて上記チョッパ回路の高調波抑制機能を制御する高調波抑制機能制御手段とを備えることを特徴としている。
上記構成によれば、チョッパ回路の出力がメインスイッチ素子および変圧器を用いて変換され、負荷への給電が行われる。そして、上記周波数制御回路は、負荷の状態(例えば、負荷電流値)に応じて上記メインスイッチ素子のスイッチング周波数を制御する。例えば、軽負荷の状態では、メインスイッチ素子のスイッチング周波数を減少させる。この結果、メインスイッチ素子の発振による電力損失(スイッチングロス)が低減する。
ここで、上記高調波抑制機能制御手段は、上記検出手段が検出するメインスイッチ素子のスイッチング周波数に応じて上記チョッパ回路の高調波抑制機能を制御する。例えば、メインスイッチ素子のスイッチング周波数が低い状態(すなわち、軽負荷の状態)では、高調波抑制機能を停止あるいは低下させる。この結果、高調波抑制があまり必要でない軽負荷時(待機時等)に、高調波抑制機能によって電力浪費が発生することを防止することができる。
一方、メインスイッチ素子のスイッチング周波数が低くなく、高調波が発生する状態(定格動作時)では、高調波抑制機能を発揮させる。この結果、上記高調波の発生を抑制することができ、高調波規制をクリアすることができる。
このように、本スイッチング電源によれば、高調波規制をクリアしつつ、軽負荷時の省電力化を実現することができ、加えて、メインスイッチ素子でのスイッチングロスも低減することができる。これにより、高調波対策機能を有するスイッチング電源の省電力化を実現することができる。
また、本スイッチング電源においては、上記チョッパ回路は、昇圧チョッパ回路であることが好ましい。この構成によれば、より広いレンジの入力電源電圧に対して力率改善を行うことができる。
また、本スイッチング電源においては、高調波抑制機能制御手段が、上記検出手段の検出結果に応じて、チョッパ回路内のスイッチ素子を制御する回路への給電を遮断しても構わない。こうすれば、高調波抑制があまり必要でない軽負荷時(待機時等)におけるチョッパ回路での電力浪費を略皆無にすることができる。
また、本スイッチング電源においては、高調波抑制機能制御手段は、検出結果に応じてチョッパ回路内のスイッチ素子のスイッチング周波数を低減させても構わない。こうすれば、軽負荷時(待機時等)における高調波抑制とチョッパ回路の省電力化との両立を図ることができる。特に、軽負荷時においても高調波電流の低減を要求されるようなアプリケーションに好適といえる。
また、本スイッチング電源においては、上記検出手段を、上記周波数制御回路から送出されるメインスイッチ素子の駆動電圧に対して積分を行う積分回路とし、検出手段の構成を簡易にすることが好ましい。
また、本スイッチング電源においては、上記高調波抑制機能制御手段は、シャントレギュレータを用いて積分回路の出力電圧と基準電圧とを比較し、出力電圧が基準電圧以下であれば、チョッパ回路内のスイッチ素子を制御する回路への給電を遮断する、あるいはチョッパ回路内のスイッチ素子のスイッチング周波数を低減させることが好ましい。
この点、例えば特許文献1(特開2001−95236公報)では、検出電圧と閾値電圧との比較手段としてツェナーダイオードを用いる構成が開示されている。しかし、一般的なツェナーダイオードを用いた場合には、そのツェナー電圧Vzの温度特性上、例えば周囲温度が25℃の時と周囲温度が60℃の時とでは約3パーセント(Vzの温度係数γzを0.08パーセント/℃とした場合に0.08×(60−25)=2.8パーセント)の基準値変動が表れてしまう。
この「周囲(ツェナーダイオード周辺)温度60℃」という環境は、スイッチング電源がACアダプタの形態の場合や組込み形式で筐体内に配置される場合などにおいて特殊な環境ではない。このため、特許文献1のごとくツェナーダイオードを用いると、動作直後の状態と連続的に動作している状態とで設定された閾値(基準値)そのものが大きく変動してしまい、結果としてスイッチング電源自体の動作に不安定要素をもたらすことになる。
本スイッチング電源では、積分回路の出力電圧と基準電圧との比較に、温度変化に強いシャントレギュレータを用いている。例えば、基準電圧(Vref)の出力電圧範囲が±1.0パーセントのシャントャントレギュレータであれば、基準電圧の変化率を上記ツェナーダイオードの1/3に抑えることができる。
このように、上記構成によれば、温度変化に対する信頼性が高い高精度のスイッチング電源を、安価な汎用部品を用いて構成することができる。
また、本スイッチング電源においては、上記積分回路を、上記周波数制御回路に接続されたダイオードに直列に配された第1の分圧抵抗と、この第1の分圧抵抗に直列に配された第2の分圧抵抗と、該第2の分圧抵抗に並列に配されたコンデンサとを含むように構成しても良い。当該構成によれば、F/V変換での損失を些少なものにすることができる。このとき、第1および第2の分圧抵抗を高インピーダンスとし、上記コンデンサを極小容量とすれば、上記損失を一層些少なものにすることができる。
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段が、シャントレギュレータと、PNPトランジスタと、NPNトランジスタとを備え、シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記PNPトランジスタのベース端子は上記NPNトランジスタのコレクタ端子に接続され、上記PNPトランジスタのエミッタ端子はVccに接続され、上記PNPトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されていても良い。
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、PNPトランジスタおよびNPNトランジスタが、チョッパ回路内のスイッチ素子を制御する回路へのVccの供給を停止する。この結果、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での消費電力を低減することができる。
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段は、シャントレギュレータと、NPNトランジスタとを備え、シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記NPNトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続され、上記NPNトランジスタのエミッタ端子は接地されていても良い。
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、NPNトランジスタを介してチョッパ回路内のスイッチ素子を制御する回路が接地される。ここで、例えば、このチョッパ回路内のスイッチ素子を制御する回路を、接地によって自回路の作動を停止するあるいはそのスイッチ素子の発振周波数を低減させるように構成しておけば、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での消費電力を低減することができる。
また、本発明のスイッチング電源では、上記高調波抑制機能制御手段は、シャントレギュレータと、NPNトランジスタとを備え、シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記NPNトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されるとともに第1の抵抗に接続され、上記NPNトランジスタのエミッタ端子は第2の抵抗に接続されていても良い。
上記構成によれば、シャントレギュレータによって積分回路の出力電圧と基準電圧とが比較され、出力電圧が基準電圧を下回る場合には、NPNトランジスタを介して、チョッパ回路内のスイッチ素子を制御する回路が(第1の抵抗から)第2の抵抗に切替え接続される。ここで、例えば、このチョッパ回路内のスイッチ素子を制御する回路を、第2の抵抗への切替え接続によってそのスイッチ素子の発振周波数を低減させるように構成しておけば、上記のごとく積分回路の出力電圧が基準電圧を下回る状態において、チョッパ回路での電力消費を低減することができる。
以上のように、本発明のスイッチング電源によれば、高調波抑制があまり必要でない軽負荷時(待機時等)におけるチョッパ回路での電力消費を低減することができる。一方、メインスイッチ素子のスイッチング周波数が低くなく、高調波が発生する状態(定格動作時)では、チョッパ回路の高調波抑制機能が発揮され、高調波規制をクリアすることができる。これにより、高調波対策および軽負荷時の省電力化の双方が実現される。
本発明に係るスイッチング電源の実施の一形態を説明すれば以下のとおりである。
図1は、本実施の形態に係るスイッチング電源の概略構成を示すブロック図である。まず、同図を用いて本スイッチング電源装置の概略構成を説明する。
本スイッチング電源10は、入力回路25と、高調波抑制(力率補正)機能を有する昇圧チョッパ回路88(チョッパ回路)と、電力回路55と、電力回路55のメインスイッチ素子の周波数を検出する周波数検出回路75(検出手段)と、昇圧チョッパ回路88の高調波抑制機能を制御する高調波抑制機能制御回路45(高調波抑制機能制御手段)と、出力回路65とを備える。
電力回路55ではメインスイッチ素子(MOSトランジスタ17)の発振制御が行われる。周波数検出回路75は、電力回路55のメインスイッチ素子の周波数を検出し、これを電圧変換(F/V変換)して検出電圧とする。高調波抑制機能制御回路45は、この検出電圧を基準電圧と比較し、その比較結果に基づいて、昇圧チョッパ回路88の高調波抑制機能を制御する。すなわち、高調波抑制機能制御回路45は、上記検出電圧が基準電圧を下回った場合に負荷状態が軽負荷であると判断をし、チョッパ回路内のスイッチ素子を制御するPFC回路20をOFF状態にさせる。一方、高調波抑制機能制御回路45は、周波数検出回路75での検出電圧が基準電圧以上の場合に軽負荷状態ではないという判断をし、PFC回路20をON状態にさせる。
図2は本スイッチング電源の回路図である。同図に示されるように、入力回路25は、AC入力電源のL端子およびN端子に接続するフィルタ回路10と、ブリッジダイオード11と、平滑コンデンサ15とを備える。
電力回路55は、発振制御回路21(周波数制御回路)と、MOSトランジスタ17と、トランス22(変圧器、1次側メイン巻線22aおよび1次側補助巻線22b並びに2次側メイン巻線22c)とを備える。
周波数検出回路75は、ダイオード26と、抵抗27(第1の分圧抵抗)・29(第2の分圧抵抗)と、コンデンサ61とを備える。なお、この抵抗27・29およびコンデンサ61で積分回路を構成する。高調波抑制機能制御回路45は、NPNトランジスタ34(給電制御用NPNトランジスタ)と、PNPトランジスタ35(給電制御用PNPトランジスタ)と、抵抗30・31・33と、シャントレギュレータ32とを備える。
昇圧チョッパ回路88は、チョークコイル12と、ダイオード13と、PFC回路20と、MOSトランジスタ14とを備える。
出力回路65は、1次側に、平滑コンデンサ19およびダイオード18を備え、2次側に、ダイオード23および平滑コンデンサ24並びに出力端X(プラス)・Y(マイナス)を備える。
昇圧チョッパ回路88は、力率補正回路(コンバータ)であり、PFC回路20がMOSトランジスタ14(PFC回路用トランジスタ)を駆動することによってAC入力電源内における電流波形の適正化(高調波の抑制)を行う。この原理については後述する。
NPNトランジスタ34(第1の給電制御用トランジスタ)およびPNPトランジスタ35(第2の給電制御用トランジスタ)は、PFC回路20への給電を制御する。
発振制御回路21は、図示しない負荷状態検出手段によって検出され、フォトカプラ等(図示せず)を介して伝達された負荷状態(例えば、負荷電流)の情報に基づいてMOSトランジスタ17(メイントランジスタ)を駆動(ON/OFF制御)し、結果としてトランス22の1次側メイン巻線22aの電流を制御する。
抵抗27・29およびコンデンサ61は積分回路を構成し、発振制御回路21からの駆動電圧信号を積分してシャントレギュレータ32のVref端子へ出力する(F/V変換)。
スイッチング電源装置10の具体的な回路構成を説明すると以下のとおりである。
AC入力電源(L端子・N端子)はフィルタ回路25を介してブリッジダイオード11の入力端子(〜端子)に入力される。ブリッジダイオード11の+端子は、チョークコイル12および順方向に設けられたダイオード13を介してトランス22の1次側メイン巻線22aの電源側端部へ接続されている。また、トランス22の2次側メイン巻線22cの一方の端部はダイオード23を介して出力端X(プラス)に接続され、他方の端部は出力端Y(マイナス)に接続されている。この2次側メイン巻線22cの他方の端部(マイナス側)と、ダイオード23のカソード端子との間には、平滑コンデンサ24が、その+電極がダイオード23のカソード端子側となるように設けられている。
MOSトランジスタ17のゲート端子は発振制御回路21の出力端子に接続されている。また、MOSトランジスタ17のソース端子およびドレイン端子は、その一方の端子が接地電極に接続され、他方の端子が、トランス22のメイン巻線22a(電源側端部とは反対側の端部)に接続されている。また、発振制御回路21は抵抗16を介してトランス22のメイン巻線22aの電源側端部へ接続されている。また、ダイオード13のカソード端子と接地電極との間には、平滑コンデンサ15が、その+電極がダイオード13のカソード端子側となるように設けられている。
シャントレギュレータ32のVref端子と接地電極との間にはコンデンサ61が設けられ、このコンデンサ61と並列に抵抗29が設けられている。発振制御回路21の出力端子とレギュレータ32のVref端子との間には、ダイオード26および抵抗27が直列に設けられている。このダイオード26は、抵抗27より発振制御回路21の出力端子側に設けられ、シャントレギュレータ32のVref端子側を順方向としている。
また、トランス22の1次側補助巻線22bの一端部は接地電極に接続され、その他端部は、ダイオード18を介して発振制御回路21に接続されている。なお、ダイオード18の順方向は、補助巻線22bから発振制御回路21へ向かう方向である。また、ダイオード18のカソード端子と接地電極との間には、平滑コンデンサ19が、その+電極がダイオード18のカソード端子側となるように設けられている。
また、シャントレギュレータ32のカソード端子は抵抗30を介してダイオード18のカソード端子に接続され、また、シャントレギュレータ32のアノード端子は接地電極に接続されている。
さらに、シャントレギュレータ32のカソード端子は、抵抗31を介してNPNトランジスタ34のベース電極に接続されている。このNPNトランジスタ34のベース電極は抵抗33を介して接地電極に接続されている。また、NPNトランジスタ34は、そのエミッタ端子が接地電極に接続され、そのコレクタ端子がPNPトランジスタ35のベース電極に接続されている。さらに、NPNトランジスタ35は、そのエミッタ端子が平滑コンデンサ19の+電極に接続され、そのコレクタ端子がPFC回路20に接続されている。
スイッチング電源装置10の動作を説明すると以下のとおりである。
発振制御回路21は、MOSトランジスタ17のON/OFFを制御する。すなわち、MOSトランジスタ17がONすると、AC入力電源からブリッジダイオード11、チョークコイル12およびダイオード13等を介してトランス22の1次側メイン巻線22aに電流が流れる。また、MOSトランジスタ17がOFFすれば、トランス22の1次側メイン巻線22aの電流は消える。これによって、トランス22の2次側メイン巻線22cおよび1次側補助巻線22bに誘導電流が発生する。そして、2次側メイン巻線22cの誘導電流がダイオード23および平滑コンデンサ24に流れることによって出力端X・Yに負荷への供給電圧が生成される。また、1次側補助巻線22bの誘導電流がダイオード18および平滑コンデンサ19に流れることによって平滑コンデンサ19の+電極に、PFC回路20や発振制御回路21への供給電圧(Vcc)が発生する。
ここで、発振制御回路21は、図示しない負荷状態検出手段によって検出され、フォトカプラ等(図示せず)を介して伝達された負荷状態(例えば、負荷電流)に基づいて、MOSトランジスタ17を制御する。すなわち、負荷への給電レベルが高い場合(負荷電流が十分に流れている場合)には、MOSトランジスタ17のスイッチング周波数を高いレベルとする。一方、負荷への給電レベルが低い場合(負荷電流が十分に流れていない場合)には、MOSトランジスタ17のスイッチング周波数を低いレベルとする。
本実施の形態においては、MOSトランジスタ17を制御する発振制御回路21からの駆動電圧信号がダイオード26にて検出され、これが抵抗27・29(分圧用抵抗)およびコンデンサ61(積分用コンデンサ)で構成される積分回路に入力される。具体的には、発振制御回路21の駆動電圧信号がON状態のときには抵抗27を介してコンデンサ61に充電が行なわれる。一方、駆動電圧信号がOFF状態になったときには抵抗29を介して、コンデンサ61の放電が行なわれる。そして、この積分回路からの出力電圧(すなわち、抵抗27と抵抗29との間の電位)がシャントレギュレータ32のVref端子に入力されることになる。
したがって、発振周波数が所定の周波数(閾値周波数)より高い場合、すなわち負荷電流が十分に流れている場合には、コンデンサ61の両端電圧が十分に下がりきる前に再び充電動作が行なわれるため、積分回路の出力電圧が所定値より下がることがない。
ここで、上記所定値がシャントレギュレータ32の基準電圧Vrより高ければ、積分回路の出力電圧はシャントレギュレータ32の基準電圧Vrを上回る。このとき、シャントレギュレータ32のアノード端子およびカソード端子間は非導通状態となり、NPNトランジスタ34がOFF状態となり、PNPトランジスタ35がONされる。この結果、PFC回路20に、Vcc(1次側補助巻線22bにつながる平滑コンデンサ19の+電極に発生する電圧)が供給され、昇圧チョッパ回路88による高調波の抑制が行われる。
一方、発振周波数が所定の周波数(閾値周波数)より低い場合、すなわち負荷電流が十分に流れていない場合、放電期間が長くなり、充電動作が行なわれるまでにコンデンサ61の両端電圧が下がり切ってしまい、積分回路の出力電圧がシャントレギュレータ32の基準電圧Vrを下回ってしまう。このとき、シャントレギュレータ32のアノード端子およびカソード端子間は導通状態となり、NPNトランジスタ34がON状態となり、PNPトランジスタ35がOFFされる。この結果、PFC回路20へのVccの供給が遮断され、昇圧チョッパ回路88(PFC回路20)での電力消費がストップすることになる。
なお、昇圧チョッパ回路88による高調波の抑制原理を説明すれば以下のとおりである。昇圧チョッパ回路88では、MOSトランジスタ14のON期間中に、AC入力電源からチョークコイル12を介してMOSトランジスタ14に電流が流れ、チョークコイル12に励磁エネルギーが蓄積される。そして、MOSトランジスタ14のOFF期間中に、上記のごとく蓄積された励磁エネルギーによって昇圧電流がダイオード13を介して平滑コンデンサ15に流入する。ここで、PFC回路20は、この平滑コンデンサ15の電圧を監視し、これに応じてMOSトランジスタ14のON/OFFを制御する。すなわち、AC入力電源内の電流の位相および波形が電圧波形と一致もしくは相似する(力率が改善される)ように、MOSトランジスタ14のON/OFFを制御する。これにより、高調波を抑制することができる。
本スイッチング電源は図2に示される構成に限定されない。例えば、図3に示される構成であっても構わない。図3に示されるスイッチング電源40では、スイッチング電源10における高調波抑制機能制御回路が変形されており、高調波抑制機能制御回路がNPNトランジスタ66(作動制御用NPNトランジスタ)と、抵抗30・31・33と、シャントレギュレータ32とを含んで構成されるとともに、PFC回路20がPFC回路44に置き換えられている。すなわち、シャントレギュレータ32のカソード端子が抵抗31を介してNPNトランジスタ66のベース電極に接続されている。このNPNトランジスタ66は、そのエミッタ端子が接地電極に接続され、そのコレクタ端子がPFC回路44に接続されている。
ここで、PFC回路44は、NPNトランジスタ66を介して接地されれば、自回路の作動を停止させる。したがって、積分回路の出力電圧がシャントレギュレータ32の基準電圧Vrを下回り、シャントレギュレータ32のアノード端子およびカソード端子間が導通状態となれば、トランジスタ66がON状態となり、PFC回路44は作動を停止する。この結果、昇圧チョッパ回路88(PFC回路44)での電力消費がスップする。このように、スイッチング電源40は、スイッチング電源10と異なり、軽負荷時におけるPFC回路44の停止をVccのON/OFFによらない。
一方、積分回路の出力電圧がシャントレギュレータ32の基準電圧Vrを上回り、シャントレギュレータ32のアノード端子およびカソード端子間は非導通状態となれば、NPNトランジスタ66がOFF状態となり、PFC回路44は作動する。この結果、PFC回路44による高調波抑制が行われる。
この図3の構成によれば、図2のスイッチング電源10と比較して、高調波抑制機能制御回路に必要なトランジスタが1つ減るという利点がある。
また、本スイッチング電源は、図4に示される構成であっても構わない。図4に示されるスイッチング電源80は、スイッチング電源10における高調波抑制機能制御回路45が変形されており、この高調波抑制機能制御回路がNPNトランジスタ77(周波数調整用NPNトランジスタ)と、抵抗30・31・33・39(第2の抵抗)・40(第1の抵抗)と、シャントレギュレータ32とを含んで構成されるとともに、PFC回路20がPFC回路55に置き換えられている。すなわち、シャントレギュレータ32のカソード端子が抵抗31を介してNPNトランジスタ77のベース電極に接続されている。このNPNトランジスタ77は、そのエミッタ端子が抵抗39を介して接地電極に接続され、そのコレクタ端子が抵抗40を介して接地電極に接続されている。また、このNPNトランジスタ77のコレクタ端子はPFC回路55に接続されている。
ここで、PFC回路55は、NPNトランジスタ77を介して抵抗39に接続されれば、MOSトランジスタ14を駆動するための発振周波数を低減する。したがって、積分回路の出力電圧がシャントレギュレータ32の基準電圧Vrを下回り、シャントレギュレータ32のアノード端子およびカソード端子間が導通状態となれば、NPNトランジスタ77がON状態となり、PFC回路55の発振周波数が低減する。この結果、PFC回路55での電力消費(スイッチングロス)が通常時より低減する。
一方、積分回路の出力電圧がシャントレギュレータ32の基準電圧Vrを上回り、シャントレギュレータ32のアノード端子およびカソード端子間は非導通状態となれば、NPNトランジスタ77がOFF状態となり、PFC回路55は作動する。この結果、PFC回路55による通常の高調波抑制が行われる。
なお、スイッチング電源80(図4)の構成は、抵抗40(タイミング抵抗)をNPNトランジスタ77の動作によって異なるインピーダンスを持つ抵抗39(タイミング抵抗)に切り替える構成(Rt制御)であるが、タイミングコンデンサを用いてCt制御を行う構成であっても構わない。
以上のように、本スイッチング電源(10・40・80)では、高調波抑制機能制御回路45は、周波数検出回路75が検出するMOSトランジスタ17(メインスイッチ素子)のスイッチング周波数に応じて昇圧チョッパ回路88の高調波抑制機能を制御する。
この結果、高調波抑制があまり必要でない軽負荷時(待機時等)に、昇圧チョッパ回路88でのスイッチングロスを低減することができる。一方、メインスイッチ素子のスイッチング周波数が通常であり、高調波が発生する状態(定格動作時)においては、高調波抑制機能制御回路45は、昇圧チョッパ回路88の高調波抑制機能を発揮させる。この結果、上記高調波の発生を抑制することができ、高調波規制をクリアすることができる。
さらに、発振制御回路21は、負荷状態(例えば、負荷電流値)に応じてMOSトランジスタ17(メインスイッチ素子)のスイッチング周波数を制御するため、MOSトランジスタ17の発振による電力損失(スイッチングロス)も低減する。ことができる
このように、本スイッチング電源によれば、高調波規制をクリアしつつ、軽負荷時の省電力化を実現することができ、加えて、MOSトランジスタ17でのスイッチングロスも低減することができる。
また、本スイッチング電源(10・40・80)では、チョッパ回路(力率改善回路)に昇圧チョッパ回路88を用いているため、より広いレンジの入力電源電圧に対して力率改善を行うことができる。
また、本スイッチング電源10・40においては、高調波抑制機能制御回路45が、周波数検出回路75の検出結果に応じて、発振制御回路21(昇圧チョッパ回路88内のMOSトランジスタ14を制御する回路)への給電を遮断する。こうすれば、高調波抑制があまり必要でない軽負荷時(待機時等)における昇圧チョッパ回路88での電力浪費を略皆無にすることができる。
また、本スイッチング電源80においては、高調波抑制機能制御回路45は、周波数検出回路75の検出結果に応じて、昇圧チョッパ回路88内のMOSトランジスタ14のスイッチング周波数を低減させる。こうすれば、軽負荷時(待機時等)における高調波抑制と昇圧チョッパ回路88内の省電力化との両立を図ることができる。特に、軽負荷時においても高調波電流の低減を要求されるようなアプリケーションに好適といえる。
また、本スイッチング電源(10・40・80)においては、周波数検出回路75を、発振制御回路21から送出されるMOSトランジスタ17の駆動電圧に対して積分を行う積分回路とし、検出手段の構成を簡易にしている。
また、本スイッチング電源(10・40・80)においては、上記高調波抑制機能制御回路45は、シャントレギュレータ32を用いて積分回路の出力電圧と基準電圧とを比較する。このように、積分回路の出力電圧と基準電圧との比較に、温度変化に強いシャントレギュレータを用いていることで、温度変化に対する信頼性が高い高精度のスイッチング電源を、安価な汎用部品を用いて構成することができる。
また、本スイッチング電源(10・40・80)においては、上記積分回路が、発振制御回路21に接続されたダイオード26に直列に配された抵抗27(第1の分圧抵抗)と、この抵抗27に直列に配された抵抗29(第2の分圧抵抗)と、該抵抗29に並列に配されたコンデンサ61とを含むように構成される。当該構成によれば、F/V変換での損失を些少なものにすることができる。なお、抵抗27・29を高インピーダンスとし、上記コンデンサ61を極小容量とすれば、上記損失を一層些少なものにすることができる。
本発明は上述した実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、実施の形態に開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明に係るスイッチング電源は、高調波対策機能を有するスイッチング電源に広く適用可能である。
本発明の実施の一形態に係るスイッチング電源の概略構成を示すブロック図である。 図1に示すスイッチング電源の構成を示す回路図である。 図2に示すスイッチング電源の変形例を示す回路図である。 図2に示すスイッチング電源の変形例を示す回路図である。 従来のスイッチング電源の構成を示す回路図である。
符号の説明
10・40・80 スイッチング電源
17 MOSトランジスタ(メインスイッチ素子)
20 PFC回路
21 発振制御回路(周波数制御回路)
22 変圧器
27 第1の分圧抵抗
29 第2の分圧抵抗
34 NPNトランジスタ
35 PNPトランジスタ
39 第2の抵抗
40 第1の抵抗
45 高調波抑制機能制御回路(高調波抑制機能制御手段)
66 NPNトランジスタ
77 NPNトランジスタ
75 周波数検出回路(検出手段)
88 昇圧チョッパ回路(チョッパ回路)

Claims (10)

  1. 高調波抑制機能を有するチョッパ回路を有し、このチョッパ回路の出力をメインスイッチ素子および変圧器を用いて変換し、負荷に給電を行うスイッチング電源であって、
    上記負荷の状態に応じて上記メインスイッチ素子のスイッチング周波数を制御する周波数制御回路と、上記スイッチング周波数を検出する検出手段と、該検出手段の検出結果に応じて上記チョッパ回路の高調波抑制機能を制御する高調波抑制機能制御手段とを備えることを特徴とするスイッチング電源。
  2. 上記チョッパ回路は、昇圧チョッパ回路であることを特徴とする請求項1記載のスイッチング電源。
  3. 高調波抑制機能制御手段は、検出結果に応じて、チョッパ回路内のスイッチ素子を制御する回路への給電を遮断することを特徴とする請求項1記載のスイッチング電源。
  4. 高調波抑制機能制御手段は、検出結果に応じて、チョッパ回路内のスイッチ素子のスイッチング周波数を低減させることを特徴とする請求項1記載のスイッチング電源。
  5. 上記検出手段は、上記周波数制御回路から送出されるメインスイッチ素子の駆動電圧に積分を行う積分回路であることを特徴とする請求項1記載のスイッチング電源。
  6. 上記高調波抑制機能制御手段は、シャントレギュレータを用いて積分回路の出力電圧と基準電圧とを比較し、出力電圧が基準電圧以下であれば、チョッパ回路の作動を停止させる、あるいはチョッパ回路内のスイッチ素子のスイッチング周波数を低減させることを特徴とする請求項5記載のスイッチング電源。
  7. 上記積分回路は、上記周波数制御回路に接続されたダイオードに直列に配された第1の分圧抵抗と、この第1の分圧抵抗に直列に配された第2の分圧抵抗と、この第2の分圧抵抗に並列に配されたコンデンサとを含むことを特徴とする請求項5記載のスイッチング電源。
  8. 上記高調波抑制機能制御手段は、シャントレギュレータと、PNPトランジスタと、NPNトランジスタとを備え、
    シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記PNPトランジスタのベース端子は上記NPNトランジスタのコレクタ端子に接続され、上記PNPトランジスタのエミッタ端子はVccに接続され、上記PNPトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されていることを特徴とする請求項5記載のスイッチング電源。
  9. 上記高調波抑制機能制御手段は、シャントレギュレータと、NPNトランジスタとを備え、
    シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記NPNトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続され、上記NPNトランジスタのエミッタ端子は接地されていることを特徴とする請求項5記載のスイッチング電源。
  10. 上記高調波抑制機能制御手段は、シャントレギュレータと、NPNトランジスタとを備え、
    シャントレギュレータのRef端子は積分回路の出力端子に接続され、シャントレギュレータのカソード端子は抵抗を介して上記NPNトランジスタのベース端子に接続され、上記NPNトランジスタのコレクタ端子は上記チョッパ回路内のスイッチ素子を制御する回路に接続されるとともに第1の抵抗に接続され、上記NPNトランジスタのエミッタ端子は第2の抵抗に接続されていることを特徴とする請求項5記載のスイッチング電源。
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