(1)実施例の構成
図1は、本発明の実施例に係るフラットディスプレイ装置である液晶表示装置を示すブロック図である。この液晶表示装置1は、表示部3を形成する絶縁基板上に、表示部3の周辺回路を一体に形成し、FRCの駆動方式により、高階調の画像を表示する。これにより液晶表示装置1は、水平駆動回路等の半導体素子がTFT、CGS等により形成される。
すなわちこの液晶表示装置1は、絶縁基板であるガラス基板2上に、液晶による画素をマトリックス状に配置して表示部3が形成され、表示部3の上下にそれぞれ配置された水平駆動回路4O、4E、表示部3の側方に配置された垂直駆動回路5によりこの表示部3を駆動してカラー画像を表示する。このため表示部3は、例えば水平方向に赤色、緑色、青色のカラーフィルタが各画素に順次循環的に設けられる。液晶表示装置1は、この表示部3におけるカラーフィルタの配置に対応して6ビットによる各色データがラスタ走査の順序により順次循環的に繰り返されて表示に供する画像データD1が生成され、この画像データD1がマスタークロック、水平同期信号、垂直同期信号等と共に信号入力端子6から入力される。
インターフェース(IF)7は、この信号入力端子6から入力される各種の信号を入力して各部に出力し、タイミングジェネレータ(TG)8は、このインターフェース7を介して入力されるマスタークロック、水平同期信号、垂直同期信号等よりこの液晶表示装置1の動作に必要な各種の動作基準信号を生成して出力する。垂直駆動回路5は、このタイミングジェネレータ8から出力される動作基準信号により動作して、表示部3を構成する各画素を順次ライン単位で選択する。
液晶表示装置1では、この垂直駆動回路5によるライン単位の画素の選択に対応して水平駆動回路4O、4Eにより各画素の信号線を駆動して所望の画像を表示する。このため液晶表示装置1では、信号入力端子6から入力した画像データD1をデータ処理回路10により処理して水平駆動回路4O、4Eに振り分け、水平駆動回路4O、4Eにより表示部3を駆動する。
ここで図2は、このデータ処理回路10を示すブロック図である。ここでデータ処理回路10において、シリアルパラレル変換回路11は、水平方向に連続する画素を同一の疑似階調で表示するとした場合に、真の階調が同一の変化パターンを示すグループに順次入力される画像データD1を振り分けて出力する。
ここでこの実施例において液晶表示装置1は、6ビットによる画像データD1(D1〔0〕〜D1〔5〕)の最下位ビットをD1〔0〕を疑似階調により表現するようになされており、これにより図15について上述したように、水平方向に連続する画素で真の階調を変化させる。すなわち水平方向、奇数番目の画素Aにおいては、連続する4フレームの先頭2フレームで2n階調を表示し、続く2フレームで、2(n+1)階調を表示する。また続く偶数番目の画素Bにおいては、これとは逆に、先頭2フレームで2(n+1)階調を表示し、続く2フレームで2n階調を表示する。また続くラインの画素C、Dでは、これらの関係を逆転させる。これによりこの実施例では、これら奇数番目及び偶数番目の画素に対応して、ラスタ走査の順序で順次入力される画像データを交互に奇数番目の画素に係る系統と偶数番目の画素に係る系統とに振り分けて出力する。
すなわちシリアルパラレル変換回路11は、画像データD1の各ビットD1〔0〕〜D1〔5〕をそれぞれ振分回路12A〜12Fに入力する。ここで各振分回路12A〜12Fは、同一に構成され、画像データD1の各ビットD1〔0〕〜D1〔5〕をそれぞれレベルシフト回路13によりこのデータ処理回路10の処理に適した信号レベルにレベルシフトさせた後、Dフリップフロップ回路(DFF)14、15により交互にラッチする。これによりシリアルパラレル変換回路11は、画像データD1の各ビットD1〔0〕〜D1〔5〕をそれぞれ振分回路12A〜12Fにより2系統の画像データD1O及びD1Eに振り分けて出力する。
FRC処理回路16O及び16Eは、それぞれシリアルパラレル変換回路11から各系統の画像データD1O及びD1Eを入力し、6ビットによる各系統の画像データD1O及びD1EをFRCの駆動に供する5ビットの画像データS1O及びS1Eに変換して出力する。
ここで図3に示すように、FRC処理回路16Oは、疑似階調の表示における真の階調の変化パターンを示す信号パターンSPを信号パターン発生回路19Oで生成し、画像データD1Oの最下位ビットD1O〔0〕の論理値に応じて、変調回路20により、この信号パターンSPの論理値を上位ビットD1〔1〕〜D1〔5〕に加算し、これにより信号パターンSPで画像データD1Oの上位ビットD1O〔1〕〜D1O〔5〕を変調してFRCの駆動による5ビットの画像データS1Oを生成する。
ここでこの実施例においては、疑似階調で表示する場合に、真の階調が同一の変化パターンを示すグループに画像データD1O及びD1Eが振り分けられて、各FRC処理回路16O及び16Eに入力され、ここで信号パターンSPによりFRCの駆動に供する画像データS1O及びS1Eを生成することにより、それぞれFRC処理回路16O及び16Eにおける信号パターンSPにおいては、ライン単位で、論理値を切り換えれば良いことになる。これによりこの実施例では、FRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
すなわち図4に示すように、図15について上述したように、水平方向に隣接する画素で異なる変化パターンにより真の階調を変化させて疑似階調を表現する場合、ラスタ走査の順序により入力される画像データD1(図4(A))にあっては、各ビット毎に、信号パターンSPを変化させることが必要になるのに対し(図4(B))、ガラス基板上に一体に形成された半導体素子により信号パターンを生成する場合には、遅延時間T1が発生し、またこの遅延時間T1のばらつきが大きくなる。
これによりこのような信号パターンSPにより処理した画像データS1(図4(C))においては、クロックCK(図4(D))を基準にしてサンプリングして処理する場合等に、時間的なマージンを十分に確保できなくなり、これにより確実な動作を保証できなくなる。
しかしながら図4との対比により図5に示すように、この実施例のように同一の変化パターン毎に振り分けて画像データD1O及びD1Eを処理する場合(図5(A)及び(C))、各グループにおいては、画像データD1O及びD1Eの各ビット毎の信号パターンSPの切り換えを省略して、ライン単位で信号パターンSPの論理値を切り換えればよく(図5(B)及び(D))、その分、時間的なマージンを十分に確保して、確実な動作を保証することができる。なおこれらの信号パターンSPにおける論理値の切り換えにあっては、図6(A)及び(B)に示すように、時間的に十分な余裕のある水平ブランキング期間により実行することができ、この場合も十分なマージンを確保することができる。
ここで図7は、FRC処理回路16Oの信号パターン発生回路19Oを示すブロック図である。なおここで他の系統のFRC処理回路16Eは、信号パターンSPの論理値が異なる点を除いて、このFRC処理回路16Oと同一に構成されることにより、以下においては、FRC処理回路16Oに係る構成についてのみ詳細に説明する。ここで信号パターン発生回路19Oは、それぞれ水平同期信号HD及び垂直同期信号VDをTフリップフロップ回路(TFF)21、22に入力し、ここでそれぞれ水平同期信号HD、垂直同期信号VDをトリガにして信号レベルが切り換わるタイミング信号HDD、VDD、IVDDを生成する。信号パターン発生回路19Oは、アンド回路23により、Tフリップフロップ回路22から出力される垂直同期信号VDを基準にしたタイミング信号VDDによりゲートして、Tフリップフロップ回路21から出力される水平同期信号HDを基準にしたタイミング信号HDDをオア回路24に出力する。またインバータ回路25、26によりこの垂直同期信号VD、水平同期信号HDを基準にしたタイミング信号VDD、HDDの反転信号を生成し、これらの反転信号をアンド回路27を介してオア回路24に出力する。これにより信号パターン発生回路19Oは、オア回路24により、水平同期信号HD、垂直同期信号VDにより信号レベルが反転するタイミング信号を生成する。
信号パターン発生回路19Oは、Tフリップフロップ回路22の反転出力IVDDをTフリップフロップ回路29に入力し、これにより2フレーム毎に、垂直同期信号VDに同期して信号レベルが切り換わるタイミング信号を生成する。信号パターン発生回路19Oは、アンド回路30により、オア回路24の出力信号をTフリップフロップ回路29の出力信号によりゲートしてオア回路31に出力する。またインバータ回路32によりオア回路24の出力信号から反転信号を生成し、アンド回路33により、この反転信号をTフリップフロップ回路29の反転出力信号によりゲートしてオア回路31に出力する。これらにより信号パターン発生回路19Oは、図8(A)〜(C)に示すように、連続する4フレームのうちの先頭2フレームでは、奇数ラインで論理値が立ち上がり、偶数ラインで論理値が立ち下がり、続く2フレームでは、奇数ラインで論理値が立ち下がり、偶数ラインで論理値が立ち上がる信号パターンSPを生成する。
これに対して他の系統のFRC処理回路16Eは、この信号パターン発生回路19Oによる信号パターンSPとは論理値が逆転した信号パターンを生成する。
しかして変調回路20(図3)は、画像データD1Oの最下位ビットD1O〔0〕が論理値1の場合、信号パターンSPの論理値を上位ビットD1〔1〕〜D1〔5〕に加算し、これにより信号パターンSPで画像データD1Oの上位ビットD1O〔1〕〜D1O〔5〕を変調してFRCの駆動に供する画像データS1Oを生成する。
すなわち変調回路20において、アンド回路40は、画像データD1Oの各ビットD1O〔0〕〜D1O〔5〕を入力することにより、画像データD1Oの全ビットが論理0以外の場合に、加算回路41〜45に演算を指示する制御信号を出力する。アンド回路46は、信号パターンSPを画像データD1Oの最下位ビットD1O〔0〕によりゲートして出力し、これによりこの最下位ビットD1O〔0〕が論理1の場合に限って、信号パターンSPの論理値を加算回路41に出力する。
加算回路41〜45は、それぞれ画像データD1Oの最下位ビットD1O〔0〕を除く各ビットD1O〔1〕〜D1O〔5〕に割り当てられ、アンド回路40から出力される制御信号が立ち上がっている場合、論理1の出力値S1O(S1O〔1〕〜S1O〔5〕)をそれぞれ出力する。またこれら加算回路41〜45のうち、下位側3ビットの加算回路41〜43は、アンド回路46から出力される制御信号の立ち上がりにより、画像データD1Oの下位側3ビットD1O〔1〕〜D1O〔3〕に信号パターンSPの論理値を加算し、加算結果S1O〔1〕〜S1O〔3〕を出力する。すなわちこれら3ビットD1O〔1〕〜D1O〔3〕のうちの最下位ビットD1O〔1〕の加算回路41は、この最下位ビットD1O〔1〕と信号パターンSPの加算結果による1ビットS1O〔1〕と、キャリーC1とを出力し、続く加算回路42は、対応する画像データD1Oの1ビットD1O〔2〕と下位側加算回路41によるキャリーC1とを加算して加算結果による1ビットS1O〔2〕とキャリーC2とを出力する。また続く加算回路43は、対応する画像データD1Oの1ビットD1O〔3〕と下位側加算回路42によるキャリーC3とを加算して加算結果による1ビットS1O〔3〕とキャリーC3とを出力する。
これに対して上位側2ビットD1O〔4〕、D1O〔5〕の加算回路44、45は、下位側最上位の加算回路43にてキャリーC3が発生した場合の加算結果を計算して出力する。すなわちこれら加算回路44、45のうち、下位側の加算回路44は、対応する画像データD1Oの1ビットD1O〔4〕に論理1を加算して加算結果による1ビットとキャリーC4とを出力し、続く加算回路45は、対応する画像データD1Oの1ビットD1O〔5〕と加算回路44によるキャリーC4を加算して加算結果による1ビットを出力する。
変調回路20は、これら加算回路44、45による下位側よりキャリーC3が発生した場合による加算結果の2ビットと、これら加算回路44、45に入力される何ら下位側でキャリーC3が発生しない場合による2ビットとを、下位側キャリーC3の論理値に応じて選択回路48、49により選択し、この選択した2ビットを上位側2ビットの加算結果S1O〔4〕、S1O〔5〕として出力する。
これらにより変調回路20は、nビットによる加算回路による加算処理において、上側所定ビットについては、下位側からキャリーが発生した場合の加算値を上側だけで加算して用意し、下位側のキャリーによりこの用意した加算値又は何ら加算処理していない上位側ビットを出力するようにして、FRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証するようになされている。またこのときこのように事前の計算に係る上位側ビットのビット数を、下位側のビットに比して少ないビット数に設定することにより、下位側ビットの加算処理の完了により、全てのビットの加算結果を確実に出力できるようになされている。
すなわちこのように所定ビットの画像データの最下位ビットの信号パターンSPの論理値を加算処理する場合には、上位側ビットにおいては、下位側ビットからのキャリーを処理することが必要なことにより、下位側ビットの処理を待って加算処理することになる。これにより上位側になればなる程、遅延時間が増大し、また遅延時間のばらつきも大きくなる。これによりクロックCKを基準にして加算結果をサンプリングして処理する場合等に、時間的なマージンを十分に確保できなくなり、これにより確実な動作を保証できなくなる。
しかしながらこの実施例のように、下位側所定ビットの加算処理と同時並列的に、キャリーが発生した場合の加算結果を上位側ビットで計算して用意し、下位側のキャリーによりこの用意した加算値又は何ら加算処理していない上位側ビットを選択出力すれば、この事前の用意に係る上位側ビットについては、下位側ビットに対する遅延時間の発生をほぼ0に設定することができ、これによりFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
また特に、このように事前の計算に係る上位側ビットのビット数を、下位側のビットに比して少ないビット数に設定すれば、下位側ビットの加算処理の完了により、全てのビットの加算結果を確実に出力することができ、これによりFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
これらの処理によりFRC処理回路16O及び16Eは、それぞれ6ビットによる画像データD1O及びD1Eを、FRC駆動に係る5ビットの画像データS1O及びS1Eに変換して出力する(図2)。位相調整回路51は、FRC処理回路16O及び16Eから出力される画像データS1O及びS1Eを位相合わせして出力する。
すなわち図9に示すように、順次入力される画像データD1(図9(A))をクロックCK(図9(B))により2系統に振り分けて、そのうちの1系統による画像データD1O(図9(C))をFRC処理回路16Oにより処理する場合、処理結果による加算結果S1O〔1〕〜S1O〔5〕(図9(D1)〜(D5))においては、順次遅延して出力される。これによりこれらの加算結果を処理する場合に、サンプリングのマージンが減少することになる。
このため位相調整回路51は、画像データS1O及びS1Eの各ビット出力をDフリップフロップ回路52に入力し、ここでこれら各ビット出力をクロックCKによりラッチして出力する(図9(E1)〜(E5))。これによりこの実施例では、サンプリングクロックSCKによりサンプリングして処理する場合に(図9(F))、各ビットにおけるマージンが一様となるように設定し、これによってもFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
しかしてデータ処理回路10は、このようにして位相調整した各ビット出力をレベル調整回路53に入力し、各ビット出力をレベルシフト回路54によりレベルシフトさせて出力する。
水平駆動回路4O及び4Eは、それぞれ表示部3の水平方向に連続する画素のうち、奇数列及び偶数列の画素に対して駆動信号を出力するように表示部3に接続され、これに対応してデータ処理回路10から奇数列及び偶数列に係る画像データdO及びdEを入力して駆動信号を生成する。なお水平駆動回路4O及び4Eは、処理対象の画像データ、駆動信号の出力対象が異なる点を除いて、同一に構成されることにより、以下においては、水平駆動回路4Oについてのみ構成を説明し、水平駆動回路4Eについての重複した説明は省略する。
すなわち水平駆動回路4Oは、画像データdOをサンプリングするサンプリングクロックSCKを水平シフトレジスタ63により順次転送しながら、この水平シフトレジスタ63で転送しているサンプリングクロックSCKにより画像データdOをサンプリングラッチ回路64により順次ラッチした後、線順次化ラッチ回路65に転送する。これにより水平駆動回路4Oは、ラスタ走査の順序により順次連続する画像データdOをライン単位で取り込む。
ディジタルアナログ変換回路(DA)66は、この線順次化ラッチ回路65に取り込んだ画像データにより、VCOM制御回路67により制御されて極性を切り換える基準電圧V0〜V31を選択し、各信号線の駆動信号を生成して出力する。
すなわち図10に示すように、基準電圧生成回路68は、抵抗R1〜R31を直列接続した直列回路により原基準電圧を分圧して複数の基準電圧V0〜V31を生成する。基準電圧生成回路68は、図11に示すように、VCOM制御回路67から出力される制御信号φ1、φ2、この制御信号φ1、φ2の反転信号xφ1、xφ2により動作を切り換えるスイッチ回路69〜72により、この直列回路により分圧する原基準電圧の極性をライン毎に切り換える。
ディジタルアナログ変換回路66(図10)は、この水平駆動回路4Oの駆動に係る信号線SIGに対応して複数のディジタルアナログ変換部74が設けられ、各ディジタルアナログ変換部74に、線順次化ラッチ回路65に取り込んだ画像データdO(dO〔1〕〜dO〔5〕)をそれぞれ入力する。ここでディジタルアナログ変換部74は、TFTの直列回路によるスイッチ回路により画像データdO(dO〔1〕〜dO〔5〕)の論理値に応じて基準電圧生成回路68から出力される基準電圧V0〜V31を選択して出力する。
これらにより水平駆動回路4Oは、図12に示すように、基準電圧の極性をライン単位で切り換えて(図12(A))、4フレーム周期により隣接画素と異なるパターンにより各画素の階調を切り換えるようになされている。図12(D1)〜(D4)は、図15において符号A〜Dにより示す水平方向及び垂直方向の連続する2×2画素を2階調により表示する場合の、これら画素A〜Dの印加電圧の変化であり、図12(B)及び(C)は、これら2×2画素に係る各ラインの画素の選択を指示する垂直駆動回路5によるゲート信号G1及びG2である。
(2)実施例の動作
以上の構成において、この液晶表示装置1では(図1)、赤色、緑色、青色の色データの繰り返しによる画像データD1がラスタ走査の順序により順次入力され、この画像データD1がインターフェース7を介してデータ処理回路10に入力され、ここで水平駆動回路4O及び4Eに振り分けられる。液晶表示装置1では、このようにして水平駆動回路4O及び4Eに入力される画像データdO及びdEにより各水平駆動回路4O及び4Eで表示部3の各信号線の駆動信号が生成され、垂直駆動回路5によりライン単位で選択される表示部3の各画素がこの駆動信号により駆動されて表示部3にカラー画像が表示される。
液晶表示装置1では、このような駆動に係る各画素が、フレームを単位にして隣接画素との間で異なる変化パターンにより階調が変化するように駆動されて、これによりFRC駆動により疑似階調が表示される。
この液晶表示装置1では、このFRCによる駆動に対応するように、データ処理回路10において、順次入力される画像データD1が、シリアルパラレル変換回路11により、各系統で変化パターンが同一となるように、対応する画素の変化パターンに応じて複数系統に振り分けられる。この実施例では、6ビットの画像データD1の最下位ビットD1〔0〕を疑似階調により表示することにより、画像データD1は、2系統の画像データD1O及びD1Eに振り分けられる。しかしてこのようにして振り分けられた画像データD1に係る各系統の変化パターンにあっては、それぞれラインを単位にして論理値が切り換わることになる。
液晶表示装置1では、これら各系統の画像データD1O及びD1EがそれぞれFRC処理回路16O及び16Eに入力され、ここでこれら各系統の変化パターンを示す信号パターンSPが信号パターン発生回路19O及び19Eにより生成される(図3)。しかしてこの信号パターンSPにおいては、変化パターンに対応してそれぞれラインを単位にして論理値が切り換わるように形成すればよく、これによりこの実施例においては、この信号パターンSPに係る遅延時間の発生、遅延時間のばらつきに対して時間的に十分なマージンを確保することができるようになされている。これにより液晶表示装置1においては、FRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
この信号パターンSPは、疑似階調の表示に係る画像データD1O及びD1Eの最下位ビットによりアンド回路46でゲートされて加算回路41に出力され、これによりこの疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンSPの論理値が画像データD1O及びD1Eの上位側ビットに加算されて系統の画像データS1O及びS1Eが生成される。しかしてこのような疑似階調の処理に係る加算処理においては、下位側ビットで発生したキャリーを上位側ビットで処理することが必要なことにより、遅延時間の発生を避け得ず、この実施例のようにガラス基板上に形成する場合には、この遅延時間が大きく、またばらつくことになり、後段の処理において、十分な時間的マージンを確保できなくなる。
このためこの実施例においては、この加算処理による画像データS1O及びS1Eが位相調整回路51により位相合わせされて画像データdO及びdEによりそれぞれ水平駆動回路4O及び4Eに入力される。これによりこの実施例にあっては、水平駆動回路4O及び4Eの処理においても、十分な時間的なマージンを確保できるように設定され、これによりFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
また加算処理に係る遅延時間にあっては、上述したように、下位側ビットで発生したキャリーを上位側ビットで処理することが必要なことにより、上位側ビット程、遅延時間が大きくなり、また遅延時間がばらつくことになり、これによっても十分な時間的マージンを確保できなくなる。すなわちこの場合は、上位側ビットで加算処理に時間の余裕がなくなる。
このためこの実施例では、変調回路20において、疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンSPの論理値を上位側ビットに加算して画像データを変調するようにして、下位側の加算回路41〜43により、この上位側ビットの下位側Pビットに、疑似階調の表示に係る下位側ビットの論理値に応じて、対応する信号パターンSPの論理値を加算する。また上位側の加算回路44、45により、この上位側ビットの下位側Pビットを除く上位側Qビットについて、下位側の加算回路41〜43の最上位ビットでキャリーC3が発生した場合の加算結果を計算し、実際に、最上位ビットでキャリーC3が発生した場合、上位側の加算回路44、45による加算結果を選択して下位側の加算回路41〜43による加算結果と共に出力し、キャリーC3が発生しない場合には、上位側の加算回路44、45に入力される上位側のQビットを選択して下位側の加算回路41〜43による加算結果と共に出力する。
これによりこの液晶表示装置1においては、上位側ビットQと下位側ビットPとの加算処理を同時並列的に実行して加算処理に要する時間を短くすることができ、これにより加算処理に関して時間的に十分なマージンを確保することができるようになされ、FRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
またこのようにして上位側ビットQと下位側ビットPとに分けて処理するようにして、上位側ビットQのビット数を下位側ビットPに比して少ないビット数に設定することにより、実際に、下位側ビットPの最上位ビットでキャリーC3が発生して、上位側の加算回路44、45による加算結果を選択して出力する場合に、全てのビットの加算結果を確実に出力することができるようになされ、これによってもFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができるようになされている。
このようにして水平駆動回路4O及び4Eに入力された画像データdO及びdEは、水平シフトレジスタ63により順次転送されるサンプリングクロックSCKにより、サンプリングラッチ回路64、線順次化ラッチ回路65にライン単位で取得され、これにより表示部3の各信号線SIGの系統に振り分けられる。またこのようにして振り分けられた画像データがディジタルアナログ変換回路66の各ディジタルアナログ変換部74によりアナログ信号に変換されて駆動信号が生成され、水平駆動回路4Oにおいてはこの駆動信号が表示部3の水平方向、奇数番目の画素に出力されるのに対し、水平駆動回路4Eにおいてはこの駆動信号が表示部3の水平方向、偶数番目の画素に出力され、これにより液晶表示装置1では、データ処理回路10により各系統に振り分けた画像データにより対応する系統の画素が駆動されてカラー画像が表示される。
(3)実施例の効果
以上の構成によれば、疑似階調の表示に係る変化パターンを示す信号パターンを生成し、疑似階調に係る画像データの下位側ビットに応じてこの信号パターンの論理値を画像データの上位側ビットに加算するようにして、この加算に供する上位側ビットをさらに下位側と上位側に分けて処理することにより、FRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
またこのように分ける下位側ビットのビット数を上位側ビットのビット数より多く設定することにより、下位側の最上位ビットでキャリーが発生して、上位側の加算結果を選択して出力する場合に、全てのビットの加算結果を確実に出力することができ、これによってもFRCによる駆動方式に関して、周辺回路を絶縁基板上に一体に形成して確実な動作を保証することができる。
またこのように信号パターンを生成して加算するようにして、同一の変化パターンによる系統に画像データを振り分けて各系統毎に処理することにより、信号パターンの論理値の切り換わりによる遅延時間の発生を変調回路の処理では何ら問題とならないようにすることができ、これによりさらに一段と確実に動作を保証することができる。
1……液晶表示装置、2……ガラス基板、3……表示部、4E、4O……水平駆動回路、5……垂直駆動回路、10……データ処理回路、11……シリアルパラレル変換回路、12A〜12F……振分回路、16O、16E……FRC処理回路、19O……信号パターン発生回路、20……変調回路、41〜45……加算回路、48、49……選択回路