JP2006086197A - Integrated passive element and power amplifying module - Google Patents
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Abstract
Description
本発明は、集積受動素子および電力増幅モジュールに関し、特に、携帯電話用の電力増幅モジュールおよびそれに搭載される集積受動素子に適用して有効な技術に関する。 The present invention relates to an integrated passive element and a power amplification module, and more particularly to a technology effective when applied to a power amplification module for a mobile phone and an integrated passive element mounted thereon.
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。 In recent years, mobile communication devices (so-called mobile phones) represented by communication methods such as GSM (Global System for Mobile Communications), PCS (Personal Communication Systems), PDC (Personal Digital Cellular), and CDMA (Code Division Multiple Access) Phone) is widespread worldwide.
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（電力増幅モジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。 In general, this type of mobile communication device includes an antenna that emits and receives radio waves, a high-frequency power amplifier (power amplification module) that amplifies a power-modulated high-frequency signal and supplies the signal to the antenna, and a high-frequency signal received by the antenna. A receiving unit that performs signal processing, a control unit that performs these controls, and a battery (battery) that supplies a power supply voltage thereto are configured.
特開平１１−３４０４２０号公報には、渦巻状のスパイラルインダクタの中心部分に位置する端部にバンプによる接続を行うための領域を設け、外部基板とはバンプを介して外部基板のグランド面から延ばされた配線と接続する技術が記載されている（特許文献１参照）。
本発明者の検討によれば、次のことが分かった。 According to the study of the present inventor, the following has been found.
近年、移動体通信装置の小型化、薄型化および高性能化などの要求に伴い、そこに搭載する電力増幅モジュールにも、小型化、薄型化および高性能化が要求されている。電力増幅モジュールは、配線基板に半導体増幅素子チップや受動部品のような電子部品を実装した構造を有しており、各電子部品の小型化や薄型化が望まれる。 In recent years, along with demands for downsizing, thinning, and high performance of mobile communication devices, power amplification modules mounted therein are also required to be downsized, thinned, and high performance. The power amplification module has a structure in which an electronic component such as a semiconductor amplification element chip or a passive component is mounted on a wiring board, and it is desired to reduce the size and thickness of each electronic component.
また、基板上に複数の受動素子を形成した集積受動素子を電力増幅モジュールに用いた場合、個々の受動素子を個別のチップ部品として使用する場合に比較して、電力増幅モジュールの小型化が可能になるが、電力増幅モジュールの更なる小型化のためには、集積受動素子の小型化が望まれる。 In addition, when an integrated passive element in which multiple passive elements are formed on a substrate is used in a power amplification module, the power amplification module can be made smaller than when individual passive elements are used as individual chip components. However, in order to further reduce the size of the power amplification module, it is desired to reduce the size of the integrated passive element.
本発明の目的は、集積受動素子および電力増幅モジュールを小型化できる技術を提供することにある。 An object of the present invention is to provide a technology capable of miniaturizing an integrated passive element and a power amplification module.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、集積受動素子のスパイラルインダクタ素子の内部にバンプ電極を形成したものである。 In the present invention, a bump electrode is formed inside a spiral inductor element of an integrated passive element.
また、本発明は、集積受動素子の第１スパイラルインダクタ素子の内部にバンプ電極を形成し、第２スパイラルインダクタ素子の内部にはバンプ電極を形成しないものである。 In the present invention, the bump electrode is formed inside the first spiral inductor element of the integrated passive element, and the bump electrode is not formed inside the second spiral inductor element.
また、本発明は、電力増幅モジュールの電力増幅回路の出力が接続されたローパスフィルタを構成する第１スパイラルインダクタ素子の内部にバンプ電極を形成し、第２スパイラルインダクタ素子の内部にはバンプ電極を形成しないものである。 In the present invention, the bump electrode is formed inside the first spiral inductor element constituting the low-pass filter connected to the output of the power amplifier circuit of the power amplifier module, and the bump electrode is formed inside the second spiral inductor element. It does not form.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
集積受動素子および電力増幅モジュールを小型化することができる。また、集積受動素子および電力増幅モジュールの性能を向上させることができる。 The integrated passive element and the power amplification module can be reduced in size. In addition, the performance of the integrated passive element and the power amplification module can be improved.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiment, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections. However, unless otherwise specified, they are not irrelevant to each other, and one is a part of the other or All the modifications, details, supplementary explanations, and the like are related. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
本実施の形態は、例えばＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュールおよびそれに搭載される集積受動素子である。 In the present embodiment, for example, a power amplifying module such as an RF (Radio Frequency) power module used in a digital cellular phone (mobile communication device) that transmits information using a network such as a GSM system, and the like is mounted thereon. Integrated passive element.
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つあり、９００ＭＨｚ帯をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態のＲＦパワーモジュール１は、例えばこれらの周波数帯（高周波帯）で使用されるＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール）である。
Here, GSM (Global System for Mobile Communication) refers to one or standard of a wireless communication method used for digital mobile phones. GSM has three frequency bands of radio waves to be used: 900 MHz band is GSM900 or simply GSM, 1800 MHz band is GSM1800 or DCS (Digital Cellular System) 1800 or PCN, 1900 MHz band is GSM1900 or DCS1900 or PCS (Personal Communication Services) ). GSM1900 is mainly used in North America. In North America, GSM850 in the 850 MHz band may also be used. The
図１は、本実施の形態のＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール）１を構成する増幅回路の回路ブロック図を示している。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。 FIG. 1 shows a circuit block diagram of an amplifier circuit constituting an RF power module (high-frequency power amplifier, power amplifier module, power amplifier module) 1 of the present embodiment. In this figure, for example, two frequency bands of GSM900 and DCS1800 can be used (dual band system), and GMSK (Gaussian filtered Minimum Shift Keying) modulation system and EDGE (Enhanced Data GSM Environment) modulation system in each frequency band. The circuit block diagram (amplifier circuit) of the RF power module which can use two communication systems is shown. Note that the GMSK modulation method is a method used for communication of audio signals, and is a method of shifting the phase of a carrier wave according to transmission data. The EDGE modulation method is a method used for data communication and is a method in which an amplitude shift is further added to the phase shift of GMSK modulation.
図１に示されるように、ＲＦパワーモジュール１の回路構成は、３つの増幅段１０２Ａ１，１０２Ａ２，１０２Ａ３からなるＧＳＭ９００（８２４〜９１５ＭＨｚ）用の電力増幅回路１０２Ａと、３つの増幅段１０２Ｂ１，１０２Ｂ２，１０２Ｂ３からなるＤＣＳ１８００（１７１０〜１９１０ＭＨｚ）用の電力増幅回路１０２Ｂと、それら電力増幅回路１０２Ａ，１０２Ｂの増幅動作の制御や補佐などを行う周辺回路１０３と、ＧＳＭ９００用の入力端子１０４ａおよび電力増幅回路１０２Ａ（１段目の増幅段１０２Ａ１）間の整合回路（入力整合回路）１０５Ａと、ＤＣＳ１８００用の入力端子１０４ｂおよび電力増幅回路１０２Ｂ（１段目の増幅段１０２Ｂ１）間の整合回路（入力整合回路）１０５Ｂと、ＧＳＭ９００用の出力端子１０６ａおよび電力増幅回路１０２Ａ（３段目の増幅段１０２Ａ３）間の整合回路（出力整合回路）１０７Ａおよびローパスフィルタ（Low Pass Filter）１０８Ａと、ＤＣＳ１８００用の出力端子１０６ｂおよび電力増幅回路１０２Ｂ（３段目の増幅段１０２Ｂ３）間の整合回路（出力整合回路）１０７Ｂおよびローパスフィルタ（Low Pass Filter）１０８Ｂとを有している。
As shown in FIG. 1, the circuit configuration of the
ＧＳＭ９００用のローパスフィルタ１０８Ａは、整合回路１０７Ａと出力端子１０６ａの間に設けられ、電力増幅回路１０２Ａの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ１０８Ｂは、整合回路１０７Ｂと出力端子１０６ｂの間に設けられ、電力増幅回路１０２Ｂの出力が整合回路１０７Ｂを経て入力されるようになっている。また、ＧＳＭ９００用の電力増幅回路１０２Ａの増幅段１０２Ａ１と増幅段１０２Ａ２の間には段間用の整合回路（段間整合回路）１０２ＡＭ１が設けられ、増幅段１０２Ａ２と増幅段１０２Ａ３の間には段間用の整合回路（段間整合回路）１０２ＡＭ２が設けられ、ＤＣＳ１８００用の電力増幅回路１０２Ｂの増幅段１０２Ｂ１と増幅段１０２Ｂ２の間には段間用の整合回路（段間整合回路）１０２ＢＭ１が設けられ、増幅段１０２Ｂ２と増幅段１０２Ｂ３の間には段間用の整合回路（段間整合回路）１０２ＢＭ２が設けられている。
The low-
このうち、ＧＳＭ９００用の電力増幅回路１０２Ａ（増幅段１０２Ａ１〜１０２Ａ３）と、ＤＣＳ１８００用の電力増幅回路１０２Ｂ（１０２Ｂ１〜１０２Ｂ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ）２内に形成されている。他の形態として、ＧＳＭ９００用の電力増幅回路１０２Ａ、ＤＣＳ１８００用の電力増幅回路１０２Ｂおよび周辺回路１０３を、複数の半導体チップにより形成することもでき、例えば、増幅段１０２Ａ１，１０２Ｂ１が形成された半導体チップと、増幅段１０２Ａ２，１０２Ｂ２が形成された半導体チップと、増幅段１０２Ａ３，１０２Ｂ３が形成された半導体チップとを個別に形成することもできる。
Among these, the
周辺回路１０３は、制御回路１０３Ａと、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。制御回路１０３Ａは、上記電力増幅回路１０２Ａ，１０２Ｂに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３の各々の出力用の増幅素子（例えばＭＩＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路１０２Ａ、１０２Ｂの出力レベルを指定する信号で、携帯電話と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
The
ＲＦパワーモジュール１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ａ、すなわち３つの増幅段１０２Ａ１〜１０２Ａ３で増幅されて半導体チップ２から出力され、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てＧＳＭ９００用の出力端子１０６ａからＲＦ出力信号として出力される。また、ＲＦパワーモジュール１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体チップ２に入力され、半導体チップ２内の電力増幅回路１０２Ｂ、すなわち３つの増幅段１０２Ｂ１〜１０２Ｂ３で増幅されて半導体チップ２から出力され、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てＤＣＳ１８００用の出力端子１０６ｂからＲＦ出力信号として出力される。
The RF input signal input to the GSM 900
各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは高調波を減衰させる回路である。電力増幅回路１０２Ａ，１０２Ｂで高調波（２倍波や３倍波）成分が発生するが、電力増幅回路１０２Ａ，１０２Ｂと出力端子１０６ａ，１０６ｂとの間にローパスフィルタ１０８Ａ，１０８Ｂを介在させることで、増幅されたＲＦ信号に含まれる高調波成分をローパスフィルタ１０８Ａ，１０８Ｂで減衰させ、出力端子１０６ａ，１０６ｂから出力されるＲＦ出力信号に高調波成分が含まれないようにすることができる。
Each matching circuit is a circuit that performs impedance matching, and the low-
ＧＳＭ９００用の出力端子１０６ａとＧＳＭ９００用の電力増幅回路１０２Ａとの間のＧＳＭ９００用のローパスフィルタ（バンドパスフィルタ）１０８Ａは、８２４〜９１５ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（１６４８〜１８３０ＭＨｚ）や３倍帯（２４７２〜２７４５ＭＨｚ）をカット（減衰）して通過させないように機能することができる。また、ＤＣＳ１８００用の出力端子１０６ｂとＤＣＳ１８００用の電力増幅回路１０２Ｂとの間のＤＣＳ１８００用のローパスフィルタ（バンドパスフィルタ）１０８Ｂは、１７１０〜１９１０ＭＨｚの周波数帯の信号は通過させ、その周波数の２倍帯（３４２０〜３８２０ＭＨｚ）や３倍帯（５１３０〜５７３０ＭＨｚ）をカット（減衰）して通過させないように機能することができる。従って、ローパスフィルタ１０８Ａ，１０８Ｂは、所定の周波数帯の信号は通過させ、他の周波数帯の信号を減衰させるバンドパスフィルタとして機能することができる。
A GSM900 low-pass filter (bandpass filter) 108A between the
このように、本実施の形態のＲＦパワーモジュール１は２系統（すなわちＧＳＭ９００用およびＤＣＳ１８００用）の電力増幅回路１０２Ａ，１０２Ｂを有し、２系統の電力増幅回路１０２Ａ，１０２Ｂのそれぞれにローパスフィルタ回路が接続されており、２系統の電力増幅回路１０２Ａ，１０２Ｂの送信周波数帯は、それぞれ０．９ＧＨｚ帯と１．８ＧＨｚ帯である。
As described above, the
図２は、ローパスフィルタ１０８Ａ，１０８Ｂの回路構成例を示す回路図（等価回路図）である。各ローパスフィルタ１０８Ａ，１０８Ｂは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃにより構成される。
FIG. 2 is a circuit diagram (equivalent circuit diagram) showing a circuit configuration example of the low-
図２に示されるように、１つの並列共振回路（ＬＣ並列共振回路、並列共振器）１１３と２つの直列共振回路（ＬＣ直列共振回路、直列共振器）１１４，１１５とによって、各ローパスフィルタ１０８Ａ，１０８Ｂが構成されている。本実施の形態では、インダクタ素子と容量素子が並列接続されたものを並列共振回路（並列共振器）といい、インダクタ素子と容量素子が直列接続されたものを直列共振回路（直列共振器）という。電力増幅回路１０２Ａ，１０２Ｂで増幅されたＲＦ信号は、整合回路１０７Ａ，１０７Ｂを経てローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６に入力され、高調波成分を減衰してローパスフィルタ１０８Ａ，１０８Ｂの出力端子１１７から出力される。
As shown in FIG. 2, each low-
並列共振回路１１３は、ローパスフィルタの入力端子１１６と出力端子１１７の間に並列に接続されたインダクタ素子１１１ａと容量素子１１２ａとによって形成されている。直列共振回路１１４は、ローパスフィルタの入力端子１１６とグランド端子１１８の間に直列に接続されたインダクタ素子１１１ｂと容量素子１１２ｂとによって形成されている。直列共振回路１１５は、ローパスフィルタの出力端子１１７とグランド端子１１９の間に直列に接続されたインダクタ素子１１１ｃと容量素子１１２ｃとによって形成されている。従って、入力端子１１６と出力端子１１７の間にインダクタ素子１１１ａと容量素子１１２ａが並列に接続され、入力端子１１６とグランド端子１１８の間にインダクタ素子１１１ｂと容量素子１１２ｂが直列に接続され、出力端子１１７とグランド端子１１９の間にインダクタ素子１１１ｃと容量素子１１２ｃが直列に接続されて、各ローパスフィルタ１０８Ａ，１０８Ｂが形成されている。
The parallel
なお、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとは同様の回路構成を有しているが、インダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値と容量素子１１２ａ，１１２ｂ，１１２ｃの容量値は、ローパスフィルタ１０８Ａとローパスフィルタ１０８Ｂとでは異なっている。各ローパスフィルタ１０８Ａ，１０８Ｂで通過させる周波数帯、減衰させる周波数帯および減衰率などを考慮して、ローパスフィルタ１０８Ａのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値と、ローパスフィルタ１０８Ｂのインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値および容量素子１１２ａ，１１２ｂ，１１２ｃの容量値とを独立に設計することができる。
The low-
本実施の形態では、ローパスフィルタ１０８Ａ，１０８Ｂは集積受動素子（ＩＰＤ：Integrated Passive Device、後述する集積受動部品５に対応）からなり、集積受動素子内に、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されて、ローパスフィルタ１０８Ａまたはローパスフィルタ１０８Ｂが形成される。
In the present embodiment, the low-
次に、図３は、本実施の形態のＲＦパワーモジュール１を用いたデジタル携帯電話機システムＤＰＳの一例を示している。図３の符号ＡＮＴは信号電波の送受信用のアンテナ、符号１５１はフロントエンド・モジュール、符号１５２は音声信号をベースバンド信号に変換したり、受信信号を音声信号に変換したり、変調方式切換信号やバンド切換信号を生成したりするベースバンド回路、符号１５３は受信信号をダウンコンバートして復調しベースバンド信号を生成したり送信信号を変調したりする変復調用回路、ＦＬＴ１，ＦＬＴ２は受信信号からノイズや妨害波を除去するフィルタである。フィルタＦＬＴ１はＧＳＭ用、フィルタＦＬＴ２はＤＣＳ用である。ベースバンド回路１５２は、ＤＳＰ（Digital Signal Processor）やマイクロプロセッサ、半導体メモリ等の複数の半導体集積回路で構成されている。フロントエンド・モジュール１５１は、スイッチ回路１５４ａ，１５４ｂ、コンデンサＣ５，Ｃ６および分波器１５６を有している。スイッチ回路１５４ａ，１５４ｂは送受信切り換え用のスイッチ回路、コンデンサＣ５，Ｃ６は受信信号から直流成分をカットする素子、分波器１５６は、ＧＳＭ９００帯の信号と、ＤＣＳ１８００帯の信号とを分波する回路であり、これら回路および素子は１つの配線基板上に搭載されてモジュールとされている。なお、スイッチ回路１５４ａ，１５４ｂの切換信号ＣＮＴ１，ＣＮＴ２は上記ベースバンド回路１５２から供給される。
Next, FIG. 3 shows an example of a digital cellular phone system DPS using the
図４は、本実施の形態のＲＦパワーモジュール１の構造を示す概念的な上面図（平面図）であり、図５は本実施の形態のＲＦパワーモジュール１の概念的な断面図である。図４は封止樹脂６を透視した状態が示されている。また、図５は断面図（側面断面図）に対応するが、ＲＦパワーモジュール１の概念的な構造が示されており、図４の構造を所定の位置で切断した断面とは完全には一致していない。
FIG. 4 is a conceptual top view (plan view) showing the structure of the
図４および図５に示される本実施の形態のＲＦパワーモジュール１は、配線基板（多層基板、多層配線基板、モジュール基板）３と、配線基板３上に搭載（実装）された半導体チップ（半導体素子、能動素子）２と、配線基板３上に搭載（実装）された受動部品（受動素子、チップ部品）４と、配線基板３上に搭載（実装）された集積受動部品（集積受動素子、ＩＰＤ）５と、半導体チップ２、受動部品４および集積受動部品５を含む配線基板３の上面を覆う封止樹脂（封止樹脂部）６とを有している。半導体チップ２、受動部品４および集積受動部品５は、配線基板３の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
The
配線基板３は、例えば、複数の絶縁体層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図５では、４つの絶縁体層１１が積層されて配線基板３が形成されているが、積層される絶縁体層１１の数はこれに限定されるものではなく種々変更可能である。配線基板３の絶縁体層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板３はセラミック多層基板である。配線基板３の絶縁体層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
The
配線基板３の上面（表面、主面）３ａ上と下面（裏面、主面）３ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板３の最上層の導体層によって、配線基板３の上面３ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン）１２ａが形成され、配線基板３の最下層の導体層によって、配線基板３の下面３ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１２ｂが形成されている。外部接続端子１２ｂは、例えば、図１における入力端子１０４ａ，１０４ｂ、出力端子１０６ａ，１０６ｂなどに対応するものである。配線基板３の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図５では簡略化のために図示を省略している。また、配線基板３の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板３の下面３ｂの基準電位供給用端子１２ｃなど）は、絶縁体層１１の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
Between the upper surface (front surface, main surface) 3a and the lower surface (back surface, main surface) 3b of the
配線基板３を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１３内の導体または導体膜を通じて電気的に接続されている。従って、配線基板３の上面３ａの基板側端子１２ａは、必要に応じて配線基板３の上面３ａおよび／または内部の配線層（絶縁体層１１間の配線層）やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂに電気的に接続されている。なお、ビアホール１３のうち、半導体チップ２の下方に設けられたビアホール１３ａは、半導体チップ２で生じた熱を配線基板３の下面３ｂ側に伝導させるためのサーマルビアとして機能することもできる。
Each conductor layer (wiring layer) constituting the
半導体チップ２は、図１の回路ブロック図において半導体チップ２を示す点線で囲まれた回路構成に対応する半導体集積回路が形成された半導体チップ２である。従って、半導体チップ２内（または表層部分）には、電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子（例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ヘテロ接合バイポーラトランジスタまたはＨＥＭＴ（High Electron Mobility Transistor）など）、周辺回路１０３を構成する半導体素子および整合回路（段間整合回路）１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ１を構成する受動素子などが形成されている。半導体チップ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップ２に分離したものである。
The
図６は、一例として、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成した場合の半導体チップ２の要部断面図である。
FIG. 6 shows, as an example, an LDMOSFET (Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor), a lateral diffusion MOSFET, which is a semiconductor amplifying element constituting the
図６に示されるように、ｐ＋型単結晶シリコンからなる半導体基板２０１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層２０２が形成され、エピタキシャル層２０２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとしての機能するｐ型ウエル２０３が形成されている。ｐ型ウエル２０３の表面には、酸化シリコンなどからなるゲート絶縁膜２０４を介してＬＤＭＯＳＦＥＴのゲート電極２０５が形成されている。ゲート電極２０５は、例えばｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などからなり、ゲート電極２０５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ２０６が形成されている。
As shown in FIG. 6, an
エピタキシャル層２０２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域２０７と、ｎ−型オフセットドレイン領域２０７に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域２０８と、ｎ型オフセットドレイン領域２０８に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域２０９とからなる。これらｎ−型オフセットドレイン領域２０７、ｎ型オフセットドレイン領域２０８およびｎ＋型ドレイン領域２０９のうち、ゲート電極２０５に最も近いｎ−型オフセットドレイン領域２０７は不純物濃度が最も低く、ゲート電極２０５から最も離間したｎ＋型ドレイン領域２０９は不純物濃度が最も高い。
The source and drain of the LDMOSFET are formed in regions separated from each other across the channel formation region inside the
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域２１０と、ｎ−型ソース領域２１０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域２１０よりも不純物濃度が高いｎ＋型ソース領域２１１とからなる。ｎ−型ソース領域２１０の下部には、ｐ型ハロー領域２１２が形成されている。
The source of the LDMOSFET, n contact with the channel forming region - -
ｎ＋型ソース領域２１１の端部（ｎ−型ソース領域２１０と接する側と反対側の端部）には、ｎ＋型ソース領域２１１と接するｐ型打抜き層２１４が形成されている。ｐ型打抜き層２１４の表面近傍には、ｐ＋型半導体領域２１５が形成されている。ｐ型打抜き層２１４は、ＬＤＭＯＳＦＥＴのソースと半導体基板２０１とを電気的に接続するための導電層であり、例えばエピタキシャル層２０２に形成した溝２１３の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。
A p-
ＬＤＭＯＳＦＥＴのｐ型打抜き層２１４（ｐ＋型半導体領域２１５）、ソース（ｎ＋型ソース領域２１１）およびドレイン（ｎ＋型ドレイン領域２０９）のそれぞれの上部には、窒化シリコン膜２２１と酸化シリコン膜２２２とに形成されたコンタクトホール２２３内のプラグ２２４が接続されている。ｐ型打抜き層２１４（ｐ＋型半導体領域２１５）およびソース（ｎ＋型ソース領域２１１）には、プラグ２２４を介してソース電極２２５が接続され、ドレイン（ｎ＋型ドレイン領域２０９）には、プラグ２２４を介してドレイン電極２２６が接続されている。
A
ドレイン電極２２６およびソース電極２２５のそれぞれには、ドレイン電極２２６およびソース電極２２５を覆う酸化シリコン膜２２７に形成されたスルーホール２２８を介して配線２２９が接続されている。配線２２９の上部には、酸化シリコン膜と窒化シリコン膜の積層膜からなる表面保護膜２３０が形成されている。また、半導体基板２０１の裏面にはソース裏面電極２３１が形成されている。
A
図７は、他の一例として、上記電力増幅回路１０２Ａ，１０２Ｂ（の増幅段１０２Ａ１〜１０２Ａ３，１０２Ｂ１〜１０２Ｂ３）を構成する半導体増幅素子をヘテロ接合型バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）により形成した場合の半導体チップ２の要部断面図である。
In FIG. 7, as another example, the semiconductor amplifying elements constituting the
図７に示されるように、半絶縁性のＧａＡｓ基板（半導体基板）２５１上にｎ＋型ＧａＡｓ層よりなるサブコレクタ層２５２が形成され、サブコレクタ層２５２上にＨＢＴ２５３が形成されている。
As shown in FIG. 7, a
各ＨＢＴ２５３は、サブコレクタ層２５２上に形成された金などからなるコレクタ電極２５４と、このコレクタ電極２５４とは所定間隔だけ離間して形成されたコレクタメサ２５５を有している。コレクタメサ２５５は、例えばｎ型ＧａＡｓ層より形成され、コレクタメサ２５５とコレクタ電極２５４はサブコレクタ層２５２を介して電気的に接続されている。
Each
コレクタメサ２５５上には、例えばｐ型ＧａＡｓ層よりなるベースメサ２５６が形成されている。ベースメサ２５６上の周辺領域には金等よりなるベース電極２５７が形成されている。ベースメサ２５６の略中央部上にエミッタ層２５８が形成され、エミッタ層２５８上にエミッタ電極２５９が形成されている。エミッタ層２５８は、例えばｎ型ＩｎＧａＰ層、ＧａＡｓ層およびＩｎＧａＡｓ層を積層した層より形成され、エミッタ電極２５９は、例えばタングステンシリサイドから形成されている。このように、ベースメサ(ｐ型ＧａＡｓ層)２５６とエミッタ層（ｎ型ＩｎＧａＰ層）２５８との間には異種半導体接合（ヘテロ接合）が形成されている。
A
コレクタ電極２５４には、絶縁膜２６１に形成されたコンタクトホール２６２を介してコレクタ配線２６３が接続されている。エミッタ電極２５９には、絶縁膜２６４，２６１に形成されたスルーホール２６５を介してエミッタ配線２６６が接続されている。エミッタ配線２６６よりも上層の構造については、ここでは図示およびその説明を省略する。
A
図４および図５に示されるように、半導体チップ２は配線基板３の上面３ａの導体層１４に、例えば半田１５などの接合材（接着剤）によりフェイスアップでダイボンディングされている。半導体チップ２のダイボンディングには、半田１５の代わりに銀ペーストなどを用いることもできる。半導体チップ２の表面（上面）に形成された電極（ボンディングパッド）２ａは、ボンディングワイヤ８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂが形成されており、この半導体チップ２の裏面電極２ｂは、配線基板３の上面３ａの導体層１４に半田１５などの接合材により接続（接合）され、更にビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの基準電位供給用端子１２ｃに電気的に接続されている。
As shown in FIGS. 4 and 5, the
受動部品４は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品４は、例えば整合回路（入力整合回路）１０５Ａ，１０５Ｂや整合回路（出力整合回路）１０７Ａ，１０７Ｂなどを構成する受動部品である。受動部品４は、配線基板３の上面３ａの基板側端子１２ａに半田１７などの導電性の良い接合材により実装されている。
The
集積受動部品５は、上記ローパスフィルタ１０８Ａ，１０８Ｂを構成する集積受動素子（ＩＰＤ：Integrated Passive Device）であり、集積受動部品５内に、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃが形成されている。本実施の形態では、集積受動素子（集積受動部品、ＩＰＤ）とは、基板上に複数の受動素子が形成され、能動素子は形成されていないものをいう。基板上の導電体層および／または絶縁体層により複数の受動素子が形成されて集積受動素子が形成される。集積受動素子を構成する基板としては、主としてシリコン単結晶などからなる半導体基板が用いられるが、他の形態としてＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを用いることもできる。
The integrated
集積受動部品５の表面（受動素子形成側の主面）５ａには、複数のバンプ電極（突起状電極）１８（後述するバンプ電極６４に対応）が形成されている。バンプ電極１８は、例えば半田バンプなどである。バンプ電極１８として金バンプなどを用いることもできる。バンプ電極１８は、集積受動部品５内に形成された受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）に電気的に接続されている。
A plurality of bump electrodes (projection electrodes) 18 (corresponding to bump
集積受動部品５は、配線基板３の上面３ａにフリップチップ接続されている。すなわち、集積受動部品５は、その裏面（受動素子形成側の主面とは逆側の主面）５ｂが上方を向き、その表面（受動素子形成側の主面）５ａが配線基板３の上面３ａに対向する向きで、配線基板３の上面３ａに搭載（実装）されている。集積受動部品５の表面５ａのバンプ電極１８は、配線基板３の上面３ａの基板側端子１２ａに接合され、電気的に接続されている。このため、集積受動部品５に形成された複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）またはそれら複数の受動素子によって形成されるローパスフィルタ回路は、バンプ電極１８を介して配線基板３の上面３ａの基板側端子１２ａに電気的に接続される。
The integrated
本実施の形態では、半導体基板上に複数の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を形成した集積受動部品５を配線基板３上に実装してＲＦパワーモジュール１を形成しているので、個々の受動素子（インダクタ素子１１１ａ，１１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃ）を個別のチップ部品として配線基板３上に実装した場合に比較して、ＲＦパワーモジュール１の小型化が可能になる。
In the present embodiment, an integrated
半導体チップ２、受動部品４または集積受動部品５が電気的に接続された配線基板３の上面３ａの基板側端子１２ａ間は、必要に応じて配線基板３の上面または内部の配線層やビアホール１３内の導体膜などを介して結線され、配線基板３の下面３ｂの外部接続端子１２ｂまたは基準電位供給用端子１２ｃに電気的に接続されている。
Between the substrate-
封止樹脂６は、半導体チップ２、受動部品４、集積受動部品５およびボンディングワイヤ８を覆うように配線基板３上に形成されている。封止樹脂６は、例えばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
The sealing
次に、本実施の形態で用いられる集積受動部品５について、より詳細に説明する。まず、本実施の形態の集積受動部品５の製造工程の一例を図面を参照して説明する。
Next, the integrated
図８〜図１５は、本実施の形態の集積受動部品５の製造工程中の要部断面図である。本実施の形態の集積受動部品５は、例えば次のようにして製造することができる。
8-15 is principal part sectional drawing in the manufacturing process of the integrated
まず、図８に示されるように、例えばシリコン単結晶などからなる半導体基板（半導体ウエハ）３１（以下基板３１という）を準備する。基板３１としてシリコン単結晶などからなる半導体基板を用いれば、後述するように、例えばウエハプロセスを経てウエハに形成された複数のＩＰＤチップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術により集積受動部品５を製造するのが容易である。他の形態として、ＧａＡｓ（ガリウムヒ素）基板や、サファイア基板またはガラス基板などの絶縁性の基板などを基板３１に用いることも可能である。
First, as shown in FIG. 8, a semiconductor substrate (semiconductor wafer) 31 (hereinafter referred to as a substrate 31) made of, for example, a silicon single crystal is prepared. If a semiconductor substrate made of a silicon single crystal or the like is used as the
次に、例えば熱酸化法またはＣＶＤ（Chemical Vapor Deposition）などを用いて、基板３１の表面に絶縁膜（酸化膜、酸化シリコン膜）３２を形成する。なお、基板３１として絶縁性の基板（例えばガラス基板）を用いた場合などは、絶縁膜３２の形成を省略することもできる。
Next, an insulating film (oxide film, silicon oxide film) 32 is formed on the surface of the
次に、絶縁膜３２上に、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）からなる配線（第１層配線）３３を形成する。後述するように、この配線３３により、ＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）３４の下部電極３４ａが形成される。
Next, a conductor film (conductor layer) mainly composed of, for example, an aluminum (Al) alloy film is formed on the insulating
次に、図９に示されるように、基板３１（絶縁膜３２）上に配線３３を覆うように絶縁膜（層間絶縁膜）３５を形成する。絶縁膜３５は、層間絶縁膜として機能し、例えば酸化シリコン膜などからなる。
Next, as illustrated in FIG. 9, an insulating film (interlayer insulating film) 35 is formed on the substrate 31 (insulating film 32) so as to cover the
次に、絶縁膜３５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、絶縁膜３５に開口部（スルーホール）３６を形成する。開口部３６の底部では配線３３（下部電極３４ａ）が露出する。
Next, the insulating
次に、図１０に示されるように、開口部３６の底部および側壁上を含む絶縁膜３５上に、キャパシタの容量絶縁膜としての絶縁膜３７（例えば窒化シリコン膜など）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの絶縁膜３７をパターニングする。パターニングされた絶縁膜３７が開口部３６の底部の下部電極３４ａ（配線３３）上に残存し、ＭＩＭ型の容量素子３４の容量絶縁膜３４ｂとなる。それから、図１１に示されるように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３５をドライエッチングすることにより、開口部（スルーホール）３８を形成する。開口部３８の底部では配線３３が露出する。
Next, as shown in FIG. 10, an insulating film 37 (for example, a silicon nitride film) as a capacitor insulating film of the capacitor is formed on the insulating
次に、基板３１（絶縁膜３５）上に、開口部３６，３８内を埋めるように、例えばアルミニウム（Ａｌ）合金膜を主体とする導電体膜（導電体層）を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（導電体層、アルミニウム合金膜）により配線（第２層配線）４１を形成する。配線４１は開口部３８の底部で配線３３に電気的に接続される。キャパシタ形成領域では、配線３３からなる下部電極３４ａ上に容量絶縁膜３４ｂ（絶縁膜３７）を介して形成された配線４１により、ＭＩＭ型の容量素子３４の上部電極３４ｃが形成される。従って、下部電極３４ａ（配線３３）、容量絶縁膜３４ｂ（絶縁膜３７）および上部電極３４ｃ（配線４１）により、上記容量素子１１２ａ，１１２ｂ，１１２ｃを構成するＭＩＭ(Metal Insulator Metal)型の容量素子（ＭＩＭキャパシタ）３４が形成される。
Next, a conductor film (conductor layer) mainly composed of, for example, an aluminum (Al) alloy film is formed on the substrate 31 (insulating film 35) so as to fill the
次に、図１２に示されるように、基板３１（絶縁膜３５）上に配線４１を覆うように、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる相対的に薄い絶縁膜４３ａを形成してから、絶縁膜４３ａ上に相対的に厚い表面保護膜としての絶縁膜（保護膜、保護樹脂膜）４３を形成する。絶縁膜４３は、例えばポリイミド樹脂（樹脂材料）などの樹脂材料膜からなる。それから、絶縁膜４３，４３ａの一部を選択的に除去して開口部４４を形成し、開口部４４の底部で配線４１の一部を露出して配線４１からなるパッド部（パッド電極）４５を形成する。
Next, as shown in FIG. 12, a relatively thin
このように、図８〜図１２のようにして、基板３１に対してウエハ・プロセスを施す。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ（基板３１）の主面上に種々の素子（ここでは受動素子）や配線層（およびパッド電極）を形成し、表面保護膜を形成した後、半導体ウエハに形成された複数のチップ領域（各チップ領域からＩＰＤが形成される）の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。なお、上記絶縁膜４３は、ウエハ・プロセスを施した半導体ウエハにおいては、最上層となる。
In this way, the wafer process is performed on the
上記のようなウエハ・プロセス（前処理）工程によって図１２の構造が得られた後、図１３に示されるように、基板３１（の受動素子を形成した側の主面）上にシード膜５１を形成する。シード膜５１は、例えばクロム（Ｃｒ）膜などからなり、例えばスパッタリング法によって形成することができる。これにより、開口部４４で露出するパッド部４５（配線４１）上を含む絶縁膜４３上にシード膜５１が形成される。それから、シード膜５１上にフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、後述する配線５３を形成すべき領域以外の領域に形成され、配線５３を形成すべき領域では、シード膜５１が露出する。
After the structure of FIG. 12 is obtained by the wafer process (pre-processing) process as described above, as shown in FIG. 13, the
次に、例えばめっき法を用いて配線（再配置配線層、再配線）５３を形成する。例えば、上記レジストパターンから露出するシード膜５１上に、銅（Ｃｕ）膜を形成することで、銅膜（導電体層）からなる配線（第３層配線）５３を形成することができる。配線５３は、絶縁膜４３，４３ａの開口部４４の底部で配線４１（パッド部４５）に電気的に接続される。この配線５３を絶縁膜４３上に渦巻状のパターン（スパイラルパターン）に形成することにより、上記インダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成するスパイラルインダクタ（スパイラルコイル）が形成される。配線５３の厚み（膜厚）は、ウエハ・プロセス（前処理）工程で形成される配線３３の厚み（膜厚）および配線４１の厚み（膜厚）よりも相対的に厚い。配線３３，４１，５３は導電体材料からなるが、配線５３の材料は、ウエハ・プロセス（前処理）工程で形成される配線３３，４１の材料とは異なっており、上記のように配線５３は銅（Ｃｕ）を主成分とし、配線３３，４１はアルミニウム（Ａｌ）を主成分としている。
Next, the wiring (rearranged wiring layer, rewiring) 53 is formed by using, for example, a plating method. For example, a wiring (third layer wiring) 53 made of a copper film (conductor layer) can be formed by forming a copper (Cu) film on the
また、上記のように配線４１上には、酸化シリコン膜、窒化シリコン膜またはこれらの積層膜などからなる絶縁膜４３ａと、例えばポリイミド樹脂などの樹脂材料膜からなる絶縁膜４３とが形成されており、この樹脂材料膜からなる絶縁膜４３上に配線５３が形成される。従って、基板３１上に形成された配線（第１導体層）３３、と、配線（第１導体層）３３よりも上層の配線（第２導体層）４１と、配線３３および配線４１間の絶縁膜３７（容量絶縁膜３４ｂ）とにより容量素子３４が形成され、配線４１上には絶縁膜４３ａ（下層側）と絶縁膜４３（上層側）とからなる層間絶縁膜が形成され、この層間絶縁膜（絶縁膜４３ａ）上に形成された配線（第３導体層）５３によりインダクタ素子１１１ａ，１１１ｂ，１１１ｃを構成するスパイラルインダクタが形成される。
Further, as described above, the insulating
その後、上記レジストパターンを除去し、それから軽いエッチングを行うことで、シード膜５１の配線５３で覆われていない部分（すなわち除去前のレジストパターンによって覆われていた部分）を除去する。これにより、図１３の構造が得られる。
Thereafter, the resist pattern is removed, and then light etching is performed to remove a portion of the
上記シード膜５１は、銅の拡散防止機能や、ポリイミド樹脂（絶縁膜４３）と配線５３の接着性を向上させる機能などを有しており、クロム（Ｃｒ）に限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン、窒化チタンまたはタングステンなどを用いることもできる。
The
次に、図１４に示されるように、開口部を有するレジストパターン（図示せず）を絶縁膜４３上に形成し、レジストパターンの開口部の底部で露出する配線５３上にニッケル（Ｎｉ）膜５４を例えばめっき法などを用いて形成する。ニッケル膜５４の形成後、上記レジストパターンは除去する。
Next, as shown in FIG. 14, a resist pattern (not shown) having an opening is formed on the insulating
次に、基板３１（絶縁膜４３）上に、配線５３およびニッケル膜５４を覆うように、表面保護膜として例えばポリイミド樹脂などの樹脂材料膜からなる絶縁膜（保護膜、保護樹脂膜）６１を形成する。これにより、配線５３が表面保護膜としての絶縁膜６１により被覆される。最上層の絶縁膜６１をポリイミド樹脂などのような有機系絶縁膜とすることで、比較的軟らかい有機系絶縁膜を最上層としてチップ（集積受動部品）の取り扱いを容易にすることができる。それから、絶縁膜６１に、配線５３の一部を露出する開口部６２を形成する。開口部６２の底部では、ニッケル膜５４が露出する。
Next, on the substrate 31 (insulating film 43), an insulating film (protective film, protective resin film) 61 made of a resin material film such as polyimide resin is provided as a surface protective film so as to cover the
次に、図１５に示されるように、例えばめっき法などを用いて、開口部６２で露出する配線５３（上のニッケル膜５４）上に端子表面膜（バンプ下地金属層）としての金（Ａｕ）膜６３を形成する。また、開口部６２の形成後に、開口部６２で露出する配線５３上に上記ニッケル膜５４を形成し、このニッケル膜５４上に金（Ａｕ）膜６３を形成することもできる。
Next, as shown in FIG. 15, gold (Au) as a terminal surface film (bump base metal layer) is formed on the wiring 53 (the upper nickel film 54) exposed in the
次に、開口部６２で露出する配線５３上の金膜６３上にバンプ電極６４（上記バンプ電極１８に対応）を形成する。バンプ電極６４は、例えば半田バンプなどからなり、例えば、印刷法などにより半田ペーストを印刷した後、熱処理を施すことにより、バンプ電極６４を形成することができる。バンプ電極６４（すなわち上記バンプ電極１８）は、集積受動部品５の端子（外部接続端子）であり、上記ローパスフィルタ１０８Ａ，１０８Ｂの入力端子１１６、出力端子１１７またはグランド端子１１８，１１９に対応する。
Next, a bump electrode 64 (corresponding to the bump electrode 18) is formed on the
次に、必要に応じて基板３１の裏面を研削した後、基板３１をダイシング（切断）する。ダイシングにより半導体ウエハとしての基板３１は、個々のチップ領域に分離され、個片化された集積受動部品５となる。
Next, after grinding the back surface of the
このようにして、本実施の形態の集積受動部品５が用意（製造）される。従って、集積受動部品５は、上記のようにウエハ・プロセスを経てウエハに形成された複数の集積受動部品チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施した、いわゆるウエハプロセスパッケージ（Ｗafer Process Package：ＷＰＰ）である。
In this way, the integrated
図１６および図１７は、本実施の形態の集積受動部品５の構造を示す平面図（上面図）である。図１６は、各種絶縁膜を透視（図示を省略）し、配線３３，４１，５３、開口部３８，４４およびバンプ電極６４のレイアウトが示されている。なお、図１６では、図面を見やすくするために、配線４１を点線で示し、配線３３，５３、開口部３８，４４およびバンプ電極６４を実線で示してある。図１７は、図１６と同じ領域の平面図であるが、図面を見やすくするために、配線５３およびバンプ電極６４をハッチングを付して示したものであり、配線５３およびバンプ電極６４以外の構成要素は図示を省略している。また、上記図１５の断面図は集積受動部品５の概念的な構造が示されており、図１６の構造を所定の位置で切断した断面とは完全には一致していない。
16 and 17 are plan views (top views) showing the structure of the integrated
本実施の形態の集積受動部品５は、上記のように、ＲＦパワーモジュール１のローパスフィルタ１０８Ａ，１０８Ｂを構成している。配線基板３上には、２つの集積受動部品５が搭載され、一方の集積受動部品５がＧＳＭ９００用のローパスフィルタ１０８Ａを構成し、他方の集積受動部品５がＤＣＳ１８００用のローパスフィルタ１０８Ｂを構成している。
The integrated
ローパスフィルタ１０８Ａまたはローパスフィルタ１０８Ｂとして機能する集積受動部品５には、３つのインダクタ素子１１１ａ，１１１ｂ，１１１ｃと３つの容量素子１１２ａ，１１２ｂ，１１２ｃとが形成されている。このうちインダクタ素子１１１ａ，１１１ｂ，１１１ｃは、配線５３を渦巻状に形成することにより形成されたスパイラルインダクタであり、容量素子１１２ａ，１１２ｂ，１１２ｃは、配線３３からなる下部電極３４ａ、絶縁膜３７からなる容量絶縁膜３４ｂおよび配線４１からなる上部電極３４ｃにより形成されたＭＩＭ型の容量素子（３４）である。インダクタ素子１１１ａと容量素子１１２ａとの間、インダクタ素子１１１ｂと容量素子１１２ｂとの間、およびインダクタ素子１１１ｃと容量素子１１２ｃとの間は、配線３３、配線４１および／または配線５３によって電気的に接続されている。
In the integrated
図１６および図１７に示されるように、インダクタ素子（スパイラルインダクタ）１１１ａ，１１１ｂ，１１１ｃは、配線５３の渦巻状のパターン（スパイラルパターン）により形成されており、本実施の形態のインダクタ素子１１１ａ，１１１ｂ，１１１ｃはスパイラルインダクタ（spiral inductor）素子である。なお、本実施の形態では、渦巻（スパイラル）状の導体パターン（導体層パターン、配線パターン）により形成されたインダクタ素子をスパイラルインダクタという。インダクタ素子１１１ａ，１１１ｂ，１１１ｃは、それぞれ、同じ（一つの）導電体層（すなわち配線５３）の渦巻状のパターンにより形成されたスパイラルインダクタ素子である。また、図１６および図１７では、外形（渦巻状パターンの外形）が四角形状である方形スパイラルインダクタ（square spiral inductor）としてインダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成しているが、他の形態として、外形（渦巻状パターンの外形）が円形状である円形スパイラルインダクタ（circular spiral inductor）としてインダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成することもできる。
As shown in FIGS. 16 and 17, the inductor elements (spiral inductors) 111 a, 111 b, and 111 c are formed by a spiral pattern (spiral pattern) of the
インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、並列共振回路１１３を形成するためのインダクタ素子１１１ａは、その一端がローパスフィルタの入力端子１１６に対応するバンプ電極６４ａに電気的に接続され、他端がローパスフィルタの出力端子１１７に対応するバンプ電極６４ｂに電気的に接続されている。また、インダクタ素子１１１ａと容量素子１１２ａとは並列接続されているので、インダクタ素子１１１ａの一端は容量素子１１２ａを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続され、インダクタ素子１１２ａの他端は上部電極３４ｃまたは下部電極３４ａの他方に電気的に接続されている。インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、直列共振回路１１４を形成するためのインダクタ素子１１１ｂは、その一端がグランド端子１１８に対応するバンプ電極６４ｃに電気的に接続され、他端は直列共振回路１１４を形成するための容量素子１１２ｂを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続されている。インダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、直列共振回路１１５を形成するためのインダクタ素子１１１ｃは、その一端がグランド端子１１９に対応するバンプ電極６４ｄに電気的に接続され、他端は直列共振回路１１５を形成するための容量素子１１２ｃを構成する容量素子３４の上部電極３４ｃまたは下部電極３４ａの一方に電気的に接続されている。
Of the
集積受動部品５を配線基板３に実装したＲＦパワーモジュール１では、集積受動部品５のバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄ（バンプ電極１８に対応）は、配線基板３の基板側端子１２ａに電気的に接続される。バンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄのうち、グランド用のバンプ電極６４ｃ，６４ｄは、配線基板３のグランド用の（接地電位または固定電位を供給可能な）基板側端子１２ａに電気的に接続され、バンプ電極６４ｃ，６４ｄには接地電位または固定電位が供給される。集積受動部品５の入力端子１１６としてのバンプ電極６４ａには、半導体チップ２内の電力増幅回路１０２Ａで増幅されたＲＦ信号が整合回路１０７Ａを経て入力される。バンプ電極６４ａから入力されたＲＦ信号は、集積受動部品５に形成されたローパスフィルタ回路（１０８Ａ，１０８Ｂ）を経て所定の周波数成分（高調波成分）が減衰され、集積受動部品５の出力端子１１７としてのバンプ電極６４ｂから出力される。集積受動部品５のバンプ電極６４ｂから出力されたＲＦ信号は、配線基板３の上面３ａおよび／または内部の配線層やビアホール１３内の導体膜などを介して、配線基板３の下面３ｂの外部接続端子１２ｂから取り出す（出力する）ことができる。
In the
本実施の形態においては、図１６および図１７に示されるように、インダクタ素子１１１ｂでは、そのインダクタ素子１１１ｂに接続されるバンプ電極６４ｃをインダクタ素子１１１ｂの内部に配置（形成）する。すなわち、インダクタ素子（スパイラルインダクタ）１１１ｂを形成する配線５３の渦巻状のパターン（スパイラルパターン）の内部にバンプ電極６４ｃを配置（形成）する。インダクタ素子１１１ｃでも同様に、そのインダクタ素子１１１ｃに接続されるバンプ電極６４ｄをインダクタ素子１１１ｃの内部に配置（形成）する。すなわち、インダクタ素子（スパイラルインダクタ）１１１ｃを形成する配線５３の渦巻状のパターン（スパイラルパターン）の内部にバンプ電極６４ｄを配置（形成）する。なお、本実施の形態では、スパイラルインダクタ素子の内部にバンプ電極を配置（形成）するとは、スパイラルインダクタ素子を形成する渦巻状の導体パターン（スパイラルパターン）の内部にそのスパイラルインダクタ素子に電気的に接続されるバンプ電極を配置（形成）することをいう。
In the present embodiment, as shown in FIGS. 16 and 17, in
また、本実施の形態では、図１６および図１７に示されるように、インダクタ素子１１１ａでは、そのインダクタ素子１１１ａに接続されるバンプ電極６４ａ，６４ｂをインダクタ素子１１１ａの外部に配置（形成）し、インダクタ素子１１１ａの内部にはバンプ電極は形成（配置）しない。すなわち、インダクタ素子（スパイラルインダクタ）１１１ａを形成する配線５３の渦巻状のパターン（スパイラルパターン）の外部にバンプ電極６４ａ，６４ｂを配置（形成）し、インダクタ素子１１１ａを形成する配線５３の渦巻状のパターンの中心部を、下層の配線層である配線４１で外部に引き出してバンプ電極６４ｂに電気的に接続する。なお、本実施の形態では、スパイラルインダクタ素子の内部にバンプ電極を配置（形成）しないとは、スパイラルインダクタ素子を形成する渦巻状の導体パターン（スパイラルパターン）の内部にそのスパイラルインダクタ素子に電気的に接続されるバンプ電極を配置（形成）しないことをいう。
In the present embodiment, as shown in FIGS. 16 and 17, in the
このように、本実施の形態では、バンプ電極６４ａ，６４ｂは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部には形成されずに外部に形成され、バンプ電極６４ｃは、インダクタ素子１１１ｂ（を形成するスパイラルパターン）の内部に形成され、バンプ電極６４ｄは、インダクタ素子１１１ｃ（を形成するスパイラルパターン）の内部に形成されるので、インダクタ素子１１１ａ（を形成するスパイラルパターン）の内部にはバンプ電極は形成されず、インダクタ素子１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部にはバンプ電極６４ｃ，６４ｄが形成されることになる。
As described above, in the present embodiment, the
図１８は、比較例の集積受動部品３０５の構造を示す平面図（上面図）であり、上記図１６に対応する。
FIG. 18 is a plan view (top view) showing the structure of the integrated
図１８に示される比較例の集積受動部品３０５では、全てのバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部には形成されずに外部に形成されおり、インダクタ素子１１１ａ，１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部にはバンプ電極は形成されていない。比較例の集積受動部品３０５では、各インダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターン（渦巻状のパターン）の中心部を、配線５３よりも下層の配線層である配線４１でスパイラルパターンの外部に引き出してバンプ電極６４ｂ，６４ｃ，６４ｄに電気的に接続している。比較例の集積受動部品３０５では、全てのバンプ電極６４ａ，６４ｂ，６４ｃ，６４ｄが各インダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成するスパイラルパターンの外部に配置されているので、集積受動部品３０５の面積（平面寸法）が大きくなってしまう。
In the integrated
それに対して、本実施の形態の集積受動部品５では、図１６および図１７にも示されるように、インダクタ素子１１１ｂ，１１１ｃに接続するバンプ電極６４ｃ，６４ｄを、インダクタ素子１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部に形成（配置）しているので、インダクタ素子１１１ｂ，１１１ｃに接続するバンプ電極６４ｃ，６４ｄをインダクタ素子１１１ｂ，１１１ｃのスパイラルパターンの外部に形成する図１８の比較例の集積受動部品３０５に比べて、面積（平面寸法）を小さくすることができる。このため、集積受動部品５を小型化（小面積化）することができ、集積受動部品５を実装したＲＦパワーモジュール（高周波電力増幅装置、電力増幅モジュール、電力増幅器モジュール）１を小型化（小面積化）することができる。本発明者の検討によれば、本実施の形態のようにバンプ電極６４ｃ，６４ｄをインダクタ素子１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部に形成することで、図１６に示される集積受動部品５の一辺の長さＬ１を、図１８に示される比較例の集積受動部品３０５の対応する辺の長さＬ２よりも短く（Ｌ１＜Ｌ２）、例えば１７％程度短く（Ｌ１＝Ｌ２×０．８３）することができ、比較例の集積受動部品３０５に比べて、集積受動部品５の面積（平面寸法）を、例えば１７％程度低減することができる。
On the other hand, in the integrated
また、比較例の集積受動部品３０５では、図１８に示されるように、インダクタ素子１１１ｂと容量素子１１２ｂとを接続する配線４１とインダクタ素子１１１ｂを形成する配線５３とが交差（クロス）し、インダクタ素子１１１ｃと容量素子１１２ｃとを接続する配線４１とインダクタ素子１１１ｃを形成する配線（銅配線）５３とが交差（クロス）している。これに対して、本実施の形態の集積受動部品５では、バンプ電極６４ｃ，６４ｄをインダクタ素子１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部に配置することで、インダクタ素子１１１ｂと容量素子１１２ｂとを接続する配線４１とインダクタ素子１１１ｂを形成する配線５３とが交差するのを防止でき、同様に、インダクタ素子１１１ｃと容量素子１１２ｃとを接続する配線４１とインダクタ素子１１１ｃを形成する配線５３とが交差するのを防止することができる。このため、本実施の形態の受動部品５は、比較例の受動部品３０５に比較して、配線４１および配線５３のレイアウトを簡略化することができ、集積受動部品の特性向上や製造歩留り向上などにも有利となる。
Further, in the integrated
また、本実施の形態では、バンプ電極６４ａ，６４ｂは、インダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部には形成せずに外部に形成し、インダクタ素子１１１ａの内部にはバンプ電極を形成していない。本実施の形態とは異なり、バンプ電極６４ａ，６４ｂをインダクタ素子１１１ａを形成する配線５３のスパイラルパターンの内部に形成した場合、内部にバンプ電極を有するスパイラルインダクタのＱ値が低減する可能性がある。スパイラルパターンの内部にバンプ電極があると、スパイラルインダクタの磁束が減少し、見かけ上の抵抗成分が増えるので、インダクタのＱ値が低減するように作用する。
In the present embodiment, the
図１９は、インダクタ素子（スパイラルインダクタ）の下部に導体（ここでは平板状の導体）が配置されていた場合と配置されていない場合のＱ値のシミュレーション結果を示すグラフである。図１９のグラフの横軸は周波数に対応し、縦軸はインダクタ素子のＱ値（任意単位：arbitrary unit）に対応する。図１９のグラフからも分かるように、インダクタ素子の下部に渦電流を発生させ得る導体が存在すると、１〜２ＧＨｚ付近のＱ値が低減する。これとほぼ同様の原理で、スパイラルインダクタのスパイラルパターンの内部にバンプ電極（すなわち導体）があると、スパイラルインダクタのＱ値が低減することになる。 FIG. 19 is a graph showing a simulation result of the Q value when a conductor (here, a flat conductor) is disposed below and below the inductor element (spiral inductor). The horizontal axis of the graph of FIG. 19 corresponds to the frequency, and the vertical axis corresponds to the Q value (arbitrary unit) of the inductor element. As can be seen from the graph of FIG. 19, when a conductor capable of generating eddy current exists below the inductor element, the Q value in the vicinity of 1 to 2 GHz is reduced. Based on almost the same principle, if there is a bump electrode (that is, a conductor) inside the spiral pattern of the spiral inductor, the Q value of the spiral inductor is reduced.
ローパスフィルタ１０８Ａ，１０８Ｂを形成するインダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、並列共振回路１１３を形成するインダクタ素子１１１ａは、ローパスフィルタ１０８Ａ，１０８Ｂの特性を大きく左右するため、インダクタ素子１１１ａのＱ値は大きいことが好ましい。このため、本実施の形態とは異なり、バンプ電極６４ａ，６４ｂをインダクタ素子１１１ａを形成する配線５３のスパイラルパターンの内部に形成した場合、インダクタ素子１１１ａのＱ値が低減し、ローパスフィルタ１０８Ａ，１０８Ｂの特性の低下を招く可能性があるが、本実施の形態では、バンプ電極６４ａ，６４ｂを、インダクタ素子１１１ａ，１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部には形成せずに外部に形成して、インダクタ素子１１１ａを形成する配線５３のスパイラルパターンの内部にはバンプ電極を形成しないようにすることで、インダクタ素子１１１ａの高いＱ値を確保し、ローパスフィルタ１０８Ａ，１０８Ｂの特性を向上させることができる。これにより、集積受動部品５およびそれを用いたＲＦパワーモジュール１の性能を向上させることができる。
Of the
一方、ローパスフィルタ１０８Ａ，１０８Ｂを形成するインダクタ素子１１１ａ，１１１ｂ，１１１ｃのうち、直列共振回路１１４，１１５を形成するインダクタ素子１１１ｂ，１１１ｃは、ローパスフィルタ１０８Ａ，１０８Ｂの特性に大きくは影響しないため、インダクタ素子１１１ｂ，１１１ｃのＱ値はそれ程大きくする必要はない。このため、本実施の形態のように、インダクタ素子１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部にバンプ電極６４ｃ，６４ｄを配置することによりインダクタ素子１１１ｂ，１１１ｃのＱ値が低くなったとしても、ローパスフィルタ１０８Ａ，１０８Ｂの特性はほとんど低下しない。
On the other hand, among the
本実施の形態では、インダクタ素子１１１ａを形成する配線５３のスパイラルパターンの内部にはバンプ電極を形成しないことにより、インダクタ素子１１１ａの高いＱ値を確保し、集積受動部品５からなるローパスフィルタ１０８Ａ，１０８Ｂの特性を向上させることができ、インダクタ素子１１１ｂ，１１１ｃを形成する配線５３のスパイラルパターンの内部にバンプ電極６４ｃ，６４ｄを配置することにより、ローパスフィルタ１０８Ａ，１０８Ｂの特性を低下させることなく集積受動部品５の面積（平面寸法）を縮小することができる。このため、集積受動部品５およびそれを用いたＲＦパワーモジュール１の特性向上と小型化の両立が可能になる。
In the present embodiment, a bump electrode is not formed inside the spiral pattern of the
図２０〜図２２は、集積受動部品により形成したＧＳＭ９００用のローパスフィルタの特性の一例（シミュレーション結果）を示すグラフである。図２０〜図２２のグラフの横軸は周波数に対応し、図２０〜図２２のグラフの縦軸はローパスフィルタの入力信号に対する出力信号の比率に対応する。図２０〜図２２のうち、図２０のグラフは、本実施の形態とは異なり、上記比較例の集積受動部品３０５のように全てのインダクタ素子１１１ａ，１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部にバンプ電極を配置しなかった比較例１の場合に対応し、図２１のグラフは、本実施の形態とは異なり、全てのインダクタ素子１１１ａ，１１１ｂ，１１１ｃ（を形成するスパイラルパターン）の内部にバンプ電極を配置した比較例２の場合に対応し、図２２のグラフは、本実施の形態の集積受動部品５のように、インダクタ素子１１１ｂ，１１１ｃ（を形成する配線５３のスパイラルパターン）の内部にはバンプ電極６４ｃ，６４ｄを配置し、かつインダクタ素子１１１ａ（を形成する配線５３のスパイラルパターン）の内部にはバンプ電極を配置しなかった場合に対応する。
20 to 22 are graphs showing examples (simulation results) of characteristics of a low-pass filter for GSM900 formed by integrated passive components. The horizontal axis of the graphs of FIGS. 20 to 22 corresponds to the frequency, and the vertical axis of the graphs of FIGS. 20 to 22 corresponds to the ratio of the output signal to the input signal of the low-pass filter. 20 to 22, the graph of FIG. 20 differs from the present embodiment in that all the
また、図２３は、集積受動部品により形成したＧＳＭ９００用のローパスフィルタの特性（３つの周波数帯でのローパスフィルタの入力信号に対する出力信号の比率）をまとめた表であり、図２０〜図２２の３つの場合が示されている。また、図２４は、携帯電話用のパワーアンプモジュールに用いられるＧＳＭ９００用のローパスフィルタの規格値（要求スペック、目標値）を示す表であり、図２５は、ＤＣＳ１８００用のローパスフィルタの規格値（要求スペック、目標値）を示す表である。なお、図２０〜図２２のグラフおよび図２３の表には、図２のローパスフィルタ１０８Ａの回路図に示されるインダクタ素子１１１ａ，１１１ｂ，１１１ｃのインダクタンス値をそれぞれ５．５ｎＨ，１ｎＨ，１．２ｎＨとし、容量素子１１２ａ，１１２ｂ，１１２ｃの容量値をそれぞれ１．７ｐＦ，２．８ｐＦ，３．３ｐＦとした場合のシミュレーション結果が示されている。
FIG. 23 is a table summarizing the characteristics of the low-pass filter for GSM900 formed by integrated passive components (ratio of the output signal to the input signal of the low-pass filter in three frequency bands). Three cases are shown. FIG. 24 is a table showing the standard values (required specifications and target values) for the GSM900 low-pass filter used in the power amplifier module for mobile phones, and FIG. 25 is the standard value for the low-pass filter for DCS1800 ( It is a table | surface which shows a requirement specification and a target value. Note that the graphs of FIGS. 20 to 22 and the table of FIG. 23 show the inductance values of the
図２０のグラフおよび図２３の表からも分かるように、全てのインダクタ素子１１１ａ，１１１ｂ，１１１ｃの内部にバンプ電極を形成しなかった比較例１の場合（比較例の集積受動部品３０５の場合）は、図２４の表に示される規格値をほぼ満足している。しかしながら、全てのインダクタ素子１１１ａ，１１１ｂ，１１１ｃの内部にバンプ電極が形成されているため、ローパスフィルタ１０８Ａを形成する集積受動部品の面積（平面寸法）が大きくなる。一方、図２１のグラフおよび図２３の表からも分かるように、全てのインダクタ素子１１１ａ，１１１ｂ，１１１ｃの内部にバンプ電極を形成した比較例２の場合は、ＧＳＭ帯（８２０〜９２０ＭＨｚ）のロス（減衰量）が規格値（０．５ｄＢ以下）よりも大きくなり、ローパスフィルタ１０８Ａで通過させるべきＧＳＭ帯のＲＦ信号が減衰してしまい、ＲＦパワーモジュールの付加効率の低下を招く可能性がある。
As can be seen from the graph of FIG. 20 and the table of FIG. 23, in the case of the comparative example 1 in which the bump electrodes are not formed in all the
それに対して、インダクタ素子１１１ｂ，１１１ｃの内部にはバンプ電極６４ｃ，６４ｄを形成し、かつインダクタ素子１１１ａの内部にはバンプ電極を形成しない本実施の形態の場合には、図２２のグラフおよび図２３の表からも分かるように、ＧＳＭ帯（８２０〜９２０ＭＨｚ）のロス（減衰量）は規格値（０．５ｄＢ以下、すなわちローパスフィルタの入力信号に対する出力信号の比率が０〜−０．５ｄＢの範囲内）を満足し、ローパスフィルタ１０８Ａで通過させるべきＧＳＭ帯のＲＦ信号が減衰するのを抑制または防止し、ＲＦパワーモジュールの付加効率を向上させることができる。従って、ＲＦパワーモジュールの性能を向上させることができる。更に、インダクタ素子１１１ａの内部にはバンプ電極を形成せずにインダクタ素子１１１ｂ，１１１ｃの内部にバンプ電極６４ｃ，６４ｄを形成したことにより、ＧＳＭ帯（８２０〜９２０ＭＨｚ）のロス（減衰量）を増大させることなく、ローパスフィルタ１０８Ａを構成する集積受動部品５の面積（平面寸法）を小さくすることができ、集積受動部品５を小型化することができる。例えば比較例１の場合（集積受動部品３０５の場合）に比較して、集積受動部品の面積（平面寸法）を１０〜２０％程度、例えば１７％程度低減することができる。このため、集積受動部品５を実装したＲＦパワーモジュール１を小型化することができる。
On the other hand, in the case of the present embodiment in which bump
図２０〜図２３ではＧＳＭ用のローパスフィルタ１０８Ａについて説明したが、ＤＣＳ用のローパスフィルタ１０８Ｂについてもローパスフィルタ１０８Ａと同様であり、インダクタ素子１１１ｂ，１１１ｃの内部にバンプ電極６４ｃ，６４ｄを形成し、かつインダクタ素子１１１ａの内部にはバンプ電極を形成しないことで、ＤＣＳ帯（１．７１〜１．９１ＧＨｚ）のロスは規格値（０．６ｄＢ以下）を満足し、ローパスフィルタ１０８Ｂで通過させるべきＤＣＳ帯のＲＦ信号が減衰するのを抑制または防止し、ＲＦパワーモジュールの付加効率を向上させることができる。更に、インダクタ素子１１１ａの内部にはバンプ電極を形成せずにインダクタ素子１１１ｂ，１１１ｃの内部にバンプ電極６４ｃ，６４ｄを形成したことにより、ＤＣＳ帯（１．７１〜１．９１ＧＨｚ）のロス（減衰量）を増大させることなく、ローパスフィルタ１０８Ｂを構成する集積受動部品５の面積（平面寸法）を小さくすることができ、集積受動部品５を小型化することができる。このため、集積受動部品５を実装したＲＦパワーモジュール１を小型化することができる。
20 to 23, the low-
また、本実施の形態では、ローパスフィルタ１０８Ａ，１０８Ｂを集積受動部品５により形成しているので、ロス（ＲＦ信号の減衰）を極めて少なくして高調波成分（２倍波や３倍波）をカット（減衰）することが可能になる。また、１チップによりローパスフィルタを形成できるので、ＲＦパワーモジュール１を小型化することができる。
In the present embodiment, since the low-
また、４倍波以上の高調波を１つの集積受動部品によりカットしようとすると、集積受動部品の回路構成が複雑になってしまうが、インダクタ素子１１１ａ，１１ｂ，１１１ｃおよび容量素子１１２ａ，１１２ｂ，１１２ｃにより形成された１つの並列共振回路１１３および２つの直列共振回路１１４，１１５によって、各ローパスフィルタ１０８Ａ，１０８Ｂ（集積受動部品５）を形成しているので、単純な回路構成の集積受動部品５により２倍波および３倍波を的確にカットすることができる。４倍波以上の高調波は、２倍波や３倍波に比べて小さいために影響が少なく、また、配線基板３上に搭載した受動部品４により形成したローパスフィルタによりカットすることもできる。
Further, when trying to cut a harmonic higher than the fourth harmonic by one integrated passive component, the circuit configuration of the integrated passive component becomes complicated, but the
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、携帯電話用の電力増幅モジュールおよびそれに搭載される集積受動素子に適用して好適なものである。 The present invention is suitable for application to a power amplification module for a mobile phone and an integrated passive element mounted thereon.
１ ＲＦパワーモジュール
２ 半導体チップ
２ａ 電極
３ 配線基板
３ａ 上面
３ｂ 下面
４ 受動部品
５ 集積受動部品
５ａ 表面
５ｂ 裏面
６ 封止樹脂
８ ボンディングワイヤ
１１ 絶縁体層
１２ａ 基板側端子
１２ｂ 外部接続端子
１２ｃ 基準電位供給用端子
１３ ビアホール
１４ 導体層
１５ 半田
１７ 半田
１８ バンプ電極
３１ 基板
３２ 絶縁膜
３３ 配線
３４ 容量素子
３４ａ 下部電極
３４ｂ 容量絶縁膜
３４ｃ 上部電極
３５ 絶縁膜
３６ 開口部
３７ 絶縁膜
３８ 開口部
４１ 配線
４３ 絶縁膜
４３ａ 絶縁膜
４４ 開口部
４５ パッド部
５１ シード膜
５３ 配線
５４ ニッケル膜
６１ 絶縁膜
６２ 開口部
６３ 金膜
６４ バンプ電極
６４ａ，６４ｂ，６４ｃ，６４ｄ バンプ電極
１０２Ａ，１０２Ｂ 電力増幅回路
１０２Ａ１，１０２Ａ２，１０２Ａ３，１０２Ｂ１，１０２Ｂ２，１０２Ｂ３ 増幅段
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２ 整合回路
１０３ 周辺回路
１０３Ａ 制御回路
１０３Ａ１ 電源制御回路
１０３Ａ２ バイアス電圧生成回路
１０３Ｂ バイアス回路
１０４ａ，１０４ｂ 入力端子
１０５Ａ，１０５Ｂ 整合回路
１０６ａ，１０６ｂ 出力端子
１０７Ａ，１０７Ｂ 整合回路
１０８Ａ，１０８Ｂ ローパスフィルタ
１１１ａ，１１１ｂ，１１１ｃ インダクタ素子
１１２ａ，１１２ｂ，１１２ｃ 容量素子
１１３ 並列共振回路
１１４，１１５ 直列共振回路
１１６ 入力端子
１１７ 出力端子
１１８，１１９ グランド端子
１５１ フロントエンド・モジュール
１５２ ベースバンド回路、
１５３ 変復調用回路
ＦＬＴ１，ＦＬＴ２ フィルタ
１５４ａ スイッチ回路
１５４ｂ スイッチ回路
１５６ 分波器
Ｃ５，Ｃ６ コンデンサ
ＣＮＴ１，ＣＮＴ２ 切換信号
２０１ 半導体基板
２０２ エピタキシャル層
２０３ ｐ型ウエル
２０４ ゲート絶縁膜
２０５ ゲート電極
２０６ サイドウォールスペーサ
２０７ ｎ−型オフセットドレイン領域
２０８ ｎ型オフセットドレイン領域
２０９ ｎ＋型ドレイン領域
２１０ ｎ−型ソース領域
２１１ ｎ＋型ソース領域
２１２ ｐ型ハロー領域
２１３ 溝
２１４ ｐ型打抜き層
２１５ ｐ＋型半導体領域
２２１ 窒化シリコン膜
２２２ 酸化シリコン膜
２２３ コンタクトホール
２２４ プラグ
２２５ ソース電極
２２６ ドレイン電極
２２７ 酸化シリコン膜
２２８ スルーホール
２２９ 配線
２３０ 表面保護膜
２３１ ソース裏面電極
２５１ ＧａＡｓ基板
２５２ サブコレクタ層
２５３ ＨＢＴ
２５４ コレクタ電極
２５５ コレクタメサ
２５６ ベースメサ
２５７ ベース電極
２５８ エミッタ層
２５９ エミッタ電極
２６１ 絶縁膜
２６２ コンタクトホール
２６３ コレクタ配線
２６４ 絶縁膜
２６５ スルーホール
２６６ エミッタ配線
３０５ 集積受動部品
DESCRIPTION OF SYMBOLS 1 RF power module 2 Semiconductor chip 2a Electrode 3 Wiring board 3a Upper surface 3b Lower surface 4 Passive component 5 Integrated passive component 5a Front surface 5b Back surface 6 Sealing resin 8 Bonding wire 11 Insulator layer 12a Substrate side terminal 12b External connection terminal 12c Reference potential supply Terminal 13 Via hole 14 Conductor layer 15 Solder 17 Solder 18 Bump electrode 31 Substrate 32 Insulating film 33 Wiring 34 Capacitor element 34a Lower electrode 34b Capacitor insulating film 34c Upper electrode 35 Insulating film 36 Opening 37 Insulating film 38 Opening 41 Wiring 43 Insulating Film 43a Insulating film 44 Opening 45 Pad part 51 Seed film 53 Wiring 54 Nickel film 61 Insulating film 62 Opening 63 Gold film 64 Bump electrodes 64a, 64b, 64c, 64d Bump electrodes 102A, 102B Power amplification circuits 102A1, 102A2, 102A3 , 102B , 102B2, 102B3 Amplifier stages 102AM1, 102AM2, 102BM1, 102BM2 Matching circuit 103 Peripheral circuit 103A Control circuit 103A1 Power supply control circuit 103A2 Bias voltage generation circuit 103B Bias circuits 104a, 104b Input terminals 105A, 105B Matching circuits 106a, 106b Output terminals 107A, 107B Matching circuit 108A, 108B Low pass filter 111a, 111b, 111c Inductor element 112a, 112b, 112c Capacitance element 113 Parallel resonance circuit 114, 115 Series resonance circuit 116 Input terminal 117 Output terminal 118, 119 Ground terminal 151 Front end module 152 Base Band circuit,
153 Modulation / demodulation circuit FLT1,
254
Claims (20)
前記半導体基板上に形成された第１導体層、前記第１導体層よりも上層の第２導体層、および前記第１および第２導体層間の容量絶縁膜により形成された第１容量素子と、
前記第２導体層上に形成された層間絶縁膜と、
前記層間絶縁膜上の第３導体層により形成された第１スパイラルインダクタ素子と、
を有し、
前記第１スパイラルインダクタ素子の内部にバンプ電極が形成されていることを特徴とする集積受動素子。 A semiconductor substrate;
A first capacitive element formed by a first conductor layer formed on the semiconductor substrate, a second conductor layer above the first conductor layer, and a capacitive insulating film between the first and second conductor layers;
An interlayer insulating film formed on the second conductor layer;
A first spiral inductor element formed by a third conductor layer on the interlayer insulating film;
Have
An integrated passive element, wherein a bump electrode is formed inside the first spiral inductor element.
前記第１および第２導体層は金属材料からなり、
前記第１容量素子はＭＩＭ型の容量素子であることを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
The first and second conductor layers are made of a metal material,
The integrated passive element, wherein the first capacitive element is an MIM type capacitive element.
前記第１導体層の膜厚と前記第２導体層の膜厚は、前記第３導体層の膜厚よりも薄いことを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
The integrated passive element, wherein the film thickness of the first conductor layer and the film thickness of the second conductor layer are smaller than the film thickness of the third conductor layer.
前記第１および第２導体層の材料は、前記第３導体層の材料とは異なることを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
The integrated passive element, wherein the material of the first and second conductor layers is different from the material of the third conductor layer.
前記第１および第２導体層はアルミニウムを主成分とし、前記第３導体層は銅を主成分とすることを特徴とする集積受動素子。 The integrated passive device according to claim 4, wherein
The integrated passive element, wherein the first and second conductor layers are mainly composed of aluminum, and the third conductor layer is mainly composed of copper.
前記層間絶縁膜は、酸化シリコン膜、窒化シリコン膜またはそれらの積層膜からなる第１絶縁膜と、前記第１絶縁膜上に形成され、樹脂材料からなる第２絶縁膜とにより形成されていることを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
The interlayer insulating film is formed of a first insulating film made of a silicon oxide film, a silicon nitride film or a laminated film thereof, and a second insulating film made of a resin material and formed on the first insulating film. An integrated passive device characterized by that.
前記第３導体層により形成された第２スパイラルインダクタ素子を更に有し、
前記第２スパイラルインダクタ素子の内部にはバンプ電極が形成されていないことを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
A second spiral inductor element formed by the third conductor layer;
An integrated passive element, wherein no bump electrode is formed inside the second spiral inductor element.
前記第３導体層により形成された第３スパイラルインダクタ素子と、
前記第１導体層、前記第２導体層および前記容量絶縁膜により形成された第２および第３容量素子と、
を更に有し、
前記第３スパイラルインダクタ素子の内部にはバンプ電極が形成され、
前記第１、第２および第３スパイラルインダクタ素子と前記第１、第２および第３容量素子とによりローパスフィルタが形成され、
前記第２スパイラルインダクタ素子および前記第２容量素子により前記ローパスフィルタの並列共振器が形成され、
前記第１スパイラルインダクタ素子および前記第１容量素子と前記第３スパイラルインダクタ素子および前記第３容量素子とによりそれぞれ前記ローパスフィルタの直列共振器が形成されていることを特徴とする集積受動素子。 The integrated passive device according to claim 7, wherein
A third spiral inductor element formed by the third conductor layer;
Second and third capacitive elements formed by the first conductor layer, the second conductor layer, and the capacitive insulating film;
Further comprising
A bump electrode is formed inside the third spiral inductor element,
A low-pass filter is formed by the first, second and third spiral inductor elements and the first, second and third capacitive elements,
A parallel resonator of the low-pass filter is formed by the second spiral inductor element and the second capacitor element,
An integrated passive element, wherein the first spiral inductor element, the first capacitive element, the third spiral inductor element, and the third capacitive element form a series resonator of the low-pass filter, respectively.
前記第１スパイラルインダクタ素子と前記第１容量素子との間、前記第２スパイラルインダクタ素子と前記第２容量素子との間、および前記第３スパイラルインダクタ素子と前記第３容量素子との間は、前記第１、第２または第３導体層により電気的に接続されていることを特徴とする集積受動素子。 The integrated passive device according to claim 8, wherein
Between the first spiral inductor element and the first capacitive element, between the second spiral inductor element and the second capacitive element, and between the third spiral inductor element and the third capacitive element, An integrated passive device characterized in that it is electrically connected by the first, second or third conductor layer.
前記集積受動素子は電力増幅モジュールに使用され、前記電力増幅モジュールの電力増幅回路の出力が接続されたローパスフィルタとして機能することを特徴とする集積受動素子。 The integrated passive device of claim 1, wherein
The integrated passive element is used in a power amplification module, and functions as a low-pass filter to which an output of a power amplification circuit of the power amplification module is connected.
前記半導体基板上に形成された第１および第２スパイラルインダクタ素子と、
を有し、
前記第１スパイラルインダクタ素子の内部にバンプ電極が形成され、前記第２スパイラルインダクタ素子の内部にはバンプ電極が形成されていないことを特徴とする集積受動素子。 A semiconductor substrate;
First and second spiral inductor elements formed on the semiconductor substrate;
Have
An integrated passive element, wherein a bump electrode is formed inside the first spiral inductor element, and no bump electrode is formed inside the second spiral inductor element.
前記半導体基板上に形成された第１、第２および第３容量素子と、
前記第１、第２および第３容量素子上に形成された樹脂材料膜と、
を更に有し、
前記第１および第２スパイラルインダクタ素子は前記樹脂材料膜上に形成されていることを特徴とする集積受動素子。 The integrated passive device of claim 11, wherein
First, second and third capacitive elements formed on the semiconductor substrate;
A resin material film formed on the first, second and third capacitor elements;
Further comprising
The integrated passive element, wherein the first and second spiral inductor elements are formed on the resin material film.
前記樹脂材料膜上に形成された第３スパイラルインダクタ素子を更に有し、
前記第３スパイラルインダクタ素子の内部にはバンプ電極が形成され、
前記第１、第２および第３スパイラルインダクタ素子と前記第１、第２および第３容量素子とによりローパスフィルタが形成され、
前記第２スパイラルインダクタ素子および前記第２容量素子により前記ローパスフィルタの並列共振器が形成され、
前記第１スパイラルインダクタ素子および前記第１容量素子と前記第３スパイラルインダクタ素子および前記第３容量素子とによりそれぞれ前記ローパスフィルタの直列共振器が形成されていることを特徴とする集積受動素子。 The integrated passive device according to claim 12, wherein
A third spiral inductor element formed on the resin material film;
A bump electrode is formed inside the third spiral inductor element,
A low-pass filter is formed by the first, second and third spiral inductor elements and the first, second and third capacitive elements,
A parallel resonator of the low-pass filter is formed by the second spiral inductor element and the second capacitor element,
An integrated passive element, wherein the first spiral inductor element, the first capacitive element, the third spiral inductor element, and the third capacitive element form a series resonator of the low-pass filter, respectively.
前記集積受動素子は電力増幅モジュールに使用され、前記電力増幅モジュールの電力増幅回路の出力が接続されたローパスフィルタとして機能することを特徴とする集積受動素子。 The integrated passive device of claim 11, wherein
The integrated passive element is used in a power amplification module, and functions as a low-pass filter to which an output of a power amplification circuit of the power amplification module is connected.
前記電力増幅回路の出力が前記ローパスフィルタ回路に接続され、
前記ローパスフィルタ回路は第１、第２および第３スパイラルインダクタ素子と第１、第２および第３容量素子とにより形成され、
前記第２スパイラルインダクタ素子および前記第２容量素子により前記ローパスフィルタ回路の並列共振器が形成され、
前記第１スパイラルインダクタ素子および前記第１容量素子と前記第３スパイラルインダクタ素子および前記第３容量素子とによりそれぞれ前記ローパスフィルタ回路の直列共振器が形成され、
前記第１および第３スパイラルインダクタ素子の内部にはそれぞれバンプ電極が形成され、
前記第２スパイラルインダクタ素子の内部にはバンプ電極が形成されていないことを特徴とする電力増幅モジュール。 A power amplification module having a power amplification circuit and a low-pass filter circuit,
The output of the power amplifier circuit is connected to the low pass filter circuit;
The low-pass filter circuit is formed by first, second and third spiral inductor elements and first, second and third capacitive elements,
A parallel resonator of the low-pass filter circuit is formed by the second spiral inductor element and the second capacitor element,
A series resonator of the low-pass filter circuit is formed by the first spiral inductor element, the first capacitive element, the third spiral inductor element, and the third capacitive element, respectively.
Bump electrodes are respectively formed inside the first and third spiral inductor elements,
A power amplification module, wherein no bump electrode is formed in the second spiral inductor element.
前記ローパスフィルタ回路は、前記第１、第２および第３スパイラルインダクタ素子と前記第１、第２および第３容量素子とが形成された集積受動素子により形成され、
前記第１、第２および第３容量素子は、前記集積受動素子を構成する半導体基板上に形成された第１導体層、前記第１導体層よりも上層の第２導体層および前記第１および第２導体層間の容量絶縁膜により形成され、
前記第１、第２および第３スパイラルインダクタ素子は、前記集積受動素子を構成する前記半導体基板上に形成され、前記第１および第２導体層よりも上層の第３導体層により形成されていることを特徴とする電力増幅モジュール。 The power amplification module according to claim 15,
The low-pass filter circuit is formed by an integrated passive element in which the first, second and third spiral inductor elements and the first, second and third capacitive elements are formed,
The first, second and third capacitive elements include a first conductor layer formed on a semiconductor substrate constituting the integrated passive element, a second conductor layer above the first conductor layer, and the first and Formed by a capacitive insulating film between the second conductor layers,
The first, second, and third spiral inductor elements are formed on the semiconductor substrate constituting the integrated passive element, and are formed by a third conductor layer that is higher than the first and second conductor layers. A power amplification module characterized by that.
半導体基板上の前記第１、第２および第３容量素子上に樹脂材料膜が形成され、
前記樹脂材料膜上に前記第１、第２および第３スパイラルインダクタ素子が形成されていることを特徴とする電力増幅モジュール。 The power amplification module according to claim 15,
A resin material film is formed on the first, second and third capacitive elements on the semiconductor substrate,
The power amplification module, wherein the first, second and third spiral inductor elements are formed on the resin material film.
前記電力増幅モジュールは２系統の前記電力増幅回路を有し、
前記２系統の前記電力増幅回路のそれぞれに前記ローパスフィルタ回路が接続されていることを特徴とする電力増幅モジュール。 The power amplification module according to claim 15,
The power amplification module has two power amplification circuits.
The power amplification module, wherein the low-pass filter circuit is connected to each of the two power amplification circuits.
前記２系統の前記電力増幅回路の送信周波数帯は、それぞれ０．９ＧＨｚ帯と１．８ＧＨｚ帯であることを特徴とする電力増幅モジュール。 The power amplification module according to claim 18,
The power amplification module, wherein the transmission frequency bands of the two power amplification circuits are a 0.9 GHz band and a 1.8 GHz band, respectively.
前記電力増幅モジュールは携帯電話用の電力増幅モジュールであることを特徴とする電力増幅モジュール。 The power amplification module according to claim 15,
The power amplification module is a power amplification module for a mobile phone.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004266973A JP2006086197A (en) | 2004-09-14 | 2004-09-14 | Integrated passive element and power amplifying module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2004266973A JP2006086197A (en) | 2004-09-14 | 2004-09-14 | Integrated passive element and power amplifying module |
Publications (1)
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|---|---|
| JP2006086197A true JP2006086197A (en) | 2006-03-30 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004266973A Pending JP2006086197A (en) | 2004-09-14 | 2004-09-14 | Integrated passive element and power amplifying module |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013059119A (en) * | 2008-01-28 | 2013-03-28 | Seiko Epson Corp | Piezoelectric oscillator |
| JP2020021837A (en) * | 2018-08-01 | 2020-02-06 | 株式会社村田製作所 | Coil component and method of manufacturing coil component |
-
2004
- 2004-09-14 JP JP2004266973A patent/JP2006086197A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013059119A (en) * | 2008-01-28 | 2013-03-28 | Seiko Epson Corp | Piezoelectric oscillator |
| JP2020021837A (en) * | 2018-08-01 | 2020-02-06 | 株式会社村田製作所 | Coil component and method of manufacturing coil component |
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