JP2006080487A - 薄膜トランジスタアレイ基板及びその製造方法 - Google Patents

薄膜トランジスタアレイ基板及びその製造方法 Download PDF

Info

Publication number
JP2006080487A
JP2006080487A JP2005190808A JP2005190808A JP2006080487A JP 2006080487 A JP2006080487 A JP 2006080487A JP 2005190808 A JP2005190808 A JP 2005190808A JP 2005190808 A JP2005190808 A JP 2005190808A JP 2006080487 A JP2006080487 A JP 2006080487A
Authority
JP
Japan
Prior art keywords
source
gate
electrode
film transistor
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005190808A
Other languages
English (en)
Inventor
Hong Koo Lee
洪 九 李
Kwon Shik Park
權 植 朴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LG Display Co Ltd
Original Assignee
LG Philips LCD Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Philips LCD Co Ltd filed Critical LG Philips LCD Co Ltd
Publication of JP2006080487A publication Critical patent/JP2006080487A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Nonlinear Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】本発明の目的は、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供するところにある。
【解決手段】薄膜トランジスタアレイ基板は、基板上に形成されたゲートラインと、前記ゲートライン上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ゲートラインと交差されるように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータラインと、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極と、を備えることを特徴とする。
【選択図】図５

Description

本発明は、薄膜トランジスタアレイ基板に係り、特に、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法に関する。
通常の液晶表示装置は、電界を利用して液晶の光透過率を調節することによって画像を表示する。このために、液晶表示装置は、液晶セルがマトリックス形態に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを備える。
液晶パネルは、互いに対向する薄膜トランジスタアレイ基板及びカラーフィルタアレイ基板と、両基板の間に一定なセルギャップの維持のために位置するスペーサと、そのセルギャップに充填された液晶とを備える。
薄膜トランジスタアレイ基板は、ゲートライン、データライン、そのゲートラインとデータラインとの交差部ごとにスイッチング素子として形成された薄膜トランジスタ、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極、及びそれらの上に塗布された背向膜から構成される。ゲートライン及びデータラインは、それぞれのパッド部を通じて駆動回路から信号を供給される。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答して、データラインに供給される画素電圧信号を画素電極に供給する。
カラーフィルタアレイ基板は、液晶セル単位に形成されたカラーフィルタ、カラーフィルタ間の区分及び外光反射のためのブラックマトリックス、液晶セルに共通に基準電圧を供給する共通電極、及びそれらの上に塗布される背向膜から構成される。
液晶パネルは、薄膜トランジスタアレイ基板とカラーフィルタアレイ基板とを別途に製作して合着した後、液晶を注入して封入することによって完成する。
図１は、従来の薄膜トランジスタアレイ基板を例として示す平面図であり、図２は、図１に示した薄膜トランジスタアレイ基板をＩ― Ｉ´線に沿ってカットして示す断面図である。
図１及び図２に示した薄膜トランジスタアレイ基板は、下部基板４２上にゲート絶縁膜４４を挟んで交差するように形成されたゲートライン２、データライン４、その交差部ごとに形成された薄膜トランジスタ６、及びその交差構造で設けられたセル領域に形成された画素電極１８を備える。そして、薄膜トランジスタアレイ基板は、画素電極１８と前段ゲートライン２との重畳部に形成されたストレージキャパシタ２０、ゲートライン２に接続されるゲートパッド部２６、及びデータライン４に接続されるデータパッド部３４を備える。
薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８、データライン４に接続されたソース電極１０、画素電極１８に接続されたドレイン電極１２、及びゲート電極８と重畳され、ソース電極１０とドレイン電極１２との間にチャンネルを含む半導体パターン４７を備える。半導体パターン４７は、活性層１４、及び活性層１４上に位置して、ソース電極１０及びドレイン電極１２とオーミック接触のためのオーミック接触層４８がさらに形成される。このような薄膜トランジスタ６は、ゲートライン２に供給されるゲート信号に応答して、データライン４に供給される画素電圧信号が画素電極１８に充電されて維持されるようにする。
画素電極１８は、保護膜５０を貫通する第１コンタクトホール１６を通じて、薄膜トランジスタ６のドレイン電極１２と接続される。画素電極１８は、充電された画素電圧により、上部基板（図示せず）に形成される共通電極と電位差を発生させる。この電位差により、薄膜トランジスタ基板と上部基板との間に位置する液晶が誘電異方性により回転し、光源（図示せず）から画素電極１８を経由して入射される光を上部基板側に透過させる。
ストレージキャパシタ２０は、ゲート絶縁膜４４を挟んで前段ゲートライン２と重畳されるストレージ電極２２、及びそのストレージ電極２２と保護膜５０とを挟んで重畳されると共に、その保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極１８から構成される。このようなストレージキャパシタ２０は、画素電極１８に充電された画素電圧を、次の画素電圧が充電されるまで安定的に維持させる。
ゲートライン２は、ゲートパッド部２６を通じてゲートドライバー（図示せず）と接続される。ゲートパッド部２６は、ゲートライン２から延びるゲートパッド下部電極２８、及びゲート絶縁膜４４と保護膜５０とを貫通する第３コンタクトホール３０を通じて、ゲートパッド下部電極２８に接続されたゲートパッド上部電極３２から構成される。
データライン４は、データパッド部３４を通じてデータドライバー（図示せず）と接続される。データパッド部３４は、データライン４から延びるデータパッド下部電極３６、及び保護膜５０を貫通する第４コンタクトホール３８を通じて、データパッド下部電極３６と接続されたデータパッド上部電極４０から構成される。
このような構成を有する薄膜トランジスタアレイ基板は、５マスク工程で形成される。
図３は、図１及び図２に示した薄膜トランジスタアレイ基板が、５マスク工程で形成されることを示すフローチャートである。
下部基板４２上に、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、及びゲートパッド下部電極２８を含むゲートパターンが形成される（Ｓ２）。
ゲートパターンが形成された下部基板４２上に、ＰＥＣＶＤ法などの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層が形成された後、第２マスクを利用したフォトリソグラフィ工程及びエッチング工程で、非晶質シリコン層、ｎ＋非晶質シリコン層がパターニングされることによって、オーミック接触層４８と活性層１４とを含む半導体パターン４７が形成される（Ｓ４）。
半導体パターン４７が形成された基板２上に、スパッタリングなどの蒸着方法を通じてソース／ドレイン金属層が形成された後、第３マスクを利用したフォトリソグラフィ工程及びウェットエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、ドレイン電極１２、及びストレージ電極２２を含むソース／ドレインパターンが形成される（Ｓ６）。
ソース／ドレインパターンが形成されたゲート絶縁膜４４上に、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程で、第１ないし第４コンタクトホール１６、２４、３０、３８を含む保護膜５０が形成される（Ｓ８）。
保護膜５０が形成された基板２上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着された後、第５マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１８、ゲートパッド上部電極３２、及びデータパッド上部電極４０を含む透明電極パターンが形成される（Ｓ１０）。
このように、従来の薄膜トランジスタアレイ基板は、複数のマスク工程を必要とするにつれて、製造工程が複雑であり、液晶パネルの製造コストの増加の主要原因となっている。これを解決するために、薄膜トランジスタアレイ基板は、マスク工程数を減らす方向に発展している。これは、一つのマスク工程が蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程のような多くの工程を含んでいるためである。これにより、最近には、薄膜トランジスタアレイ基板の標準マスク工程であった５マスク工程から一つのマスク工程を減らした４マスク工程が注目されている。
図４は、４マスク工程で、薄膜トランジスタアレイ基板を形成する工程を示すフローチャートである。
図４に示すように、４マスク工程は、５マスク工程と比較して、活性層及びオーミック接触層を含む半導体パターンとソース／ドレインパターンとを、一つのマスクとして形成する点を除いては、同一な方式により形成される。
まず、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、及びゲートパッド下部電極２８を含むゲートパターンが形成される（Ｓ２２）。
ゲートパターンが形成された下部基板４２上に、ＰＥＣＶＤ法などの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層が順次に形成される（Ｓ２４）。
ｎ＋非晶質シリコン層などが形成された基板は、ＰＥＣＶＤなどの蒸着チャンバでアンローディングされた後、スパッタリングなどの蒸着工程のためのチャンバ内に移動した後、ｎ＋非晶質シリコン層などが形成された基板上に、スパッタリングなどの蒸着方法を通じてソース／ドレイン金属層が順次に形成される（Ｓ２６）。
ソース／ドレイン金属層上に、第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。ここで、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低くする。
次いで、フォトレジストパターンを利用したウェットエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、そのソース電極１０と一体化したドレイン電極１２、及びストレージ電極２２を含むソース／ドレインパターンが形成される（Ｓ２８）。
次いで、同一なフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることによって、オーミック接触層４８と活性層１４とが形成される。
そして、チャンネル部で相対的に低いフォトレジストパターンがアッシング工程で除去された後、ドライエッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層４８がエッチングされる。これにより、チャンネル部の活性層１４が露出され、ソース電極１０とドレイン電極１２とが分離される。
ソース／ドレイン金属としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン合金などが利用される。
ソース／ドレインパターンが形成されたゲート絶縁膜４４上に、ＰＥＣＶＤなどの蒸着方法で保護膜５０が全面形成される（Ｓ３０）。保護膜５０は、第３マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、第１ないし第４コンタクトホール１６、２４、３０、３８が形成される。第１コンタクトホール１６は、保護膜５０を貫通してドレイン電極１２が露出されるように形成され、第２コンタクトホール２４は、保護膜５０を貫通してストレージ電極２２が露出されるように形成される。第３コンタクトホール３０は、保護膜５０及びゲート絶縁膜４４を貫通してゲートパッド下部電極２８が露出されるように形成される。第４コンタクトホール３８は、保護膜５０を貫通してデータパッド下部電極３６が露出されるように形成される。
保護膜５０が形成された基板２上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１８、ゲートパッド上部電極３２、及びデータパッド上部電極４０を含む透明電極パターンが形成される（Ｓ３２）。画素電極１８は、第１コンタクトホール１６を通じてドレイン電極１２と電気的に接続され、第２コンタクトホール２４を通じて、前段ゲートライン２と重畳されるストレージ電極２２と電気的に接続される。ゲートパッド上部電極３２は、第３コンタクトホール３０を通じてゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は、第４コンタクトホール３８を通じて、データパッド下部電極３６と電気的に接続される。
このように、薄膜トランジスタアレイ基板の製造方法は、４マスク工程を採用することによって、５マスク工程を利用した場合より製造工程数を減らすと共に、それに比例する製造コストを低減できる。しかし、４マスク工程でゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層は、ＰＥＣＶＤなどの蒸着方法により形成され、ソース／ドレイン金属層は、スパッタリングなどの蒸着方法により形成されることによって、基板１０２がそれぞれの蒸着チャンバなどの装置内にローディング及びアンローディングされるなどの移動工程がさらに含まれる。これにより、一つの装備内で、ゲート絶縁膜４４、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層を形成できる方案が要求されている。
本発明の目的は、工程を単純化すると共に、コストを低減できる薄膜トランジスタアレイ基板及びその製造方法を提供するところにある。
前記目的を達成するために、本発明による薄膜トランジスタアレイ基板は、基板上に形成されたゲートライン、前記ゲートライン上に形成されたゲート絶縁膜、前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）のうち少なくともいずれか一つを含むデータライン、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタ、及び前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極を備えることを特徴とする。
前記薄膜トランジスタは、前記ゲートラインと接続されたゲート電極、前記データラインと接続され、前記データラインと同一物質であるソース電極、前記ソース電極と向き合い、前記データラインと同一物質であるドレイン電極、及び前記ソース電極とドレイン電極との間に形成されたチャンネルを含む半導体パターンを備えることを特徴とする。
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタをさらに備えることを特徴とする。
本発明による薄膜トランジスタアレイ基板の製造方法は、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップ、前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤ（有機金属化学気相蒸着法）のうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップ、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップ、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップ、及び前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップを含むことを特徴とする。
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタを形成するステップをさらに含むことを特徴とする。
本発明による薄膜トランジスタアレイ基板は、基板上にゲートライン、前記ゲートラインと接続されたゲート電極、及び前記ゲートラインから伸張されたゲートパッド下部電極を含むゲートパターンと、前記ゲートパターン上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータライン、前記データラインから伸張されたデータパッド下部電極、前記データラインと接続されたソース電極、及び前記ソース電極と向き合うドレイン電極を含むソース／ドレインパターンと、前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、前記ゲートライン及びデータラインにより定義された画素領域に形成され、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されたゲートパッド上部電極、及び前記データパッド下部電極と接続されたデータパッド上部電極と、を備えることを特徴とする。
本発明による薄膜トランジスタアレイ基板の製造方法は、第１マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップ、前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップ、第２マスク工程を利用して、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップ、第３マスク工程を利用して、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップ、及び第４マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップを含むことを特徴とする。
前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップ、及び前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする。
前記ソース／ドレイン金属層を形成するステップは、ＰＥＣＶＤチャンバ内に反応物質を注入するステップ、及び前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップを含むことを特徴とする。
前記ソース／ドレイン金属層を形成するステップは、ＭＯＣＶＤチャンバ内に反応物質を注入するステップ、及び前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップを含むことを特徴とする。
本発明による薄膜トランジスタアレイ基板及びその製造方法は、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用すると共に、ＰＥＣＶＤまたはＭＯＣＶＤ方式を利用してソース／ドレイン金属層を形成する。これにより、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できることによって、工程が単純化されると共に、コストが低減される。
以下、添付された図面を参照して、本発明による有機電界発光表示素子について詳細に説明する。
図５は、本発明の実施形態による薄膜トランジスタアレイ基板を示す平面図であり、図６は、図５に示した薄膜トランジスタアレイ基板をII−II´線に沿ってカットして示す断面図である。
図５及び図６に示した薄膜トランジスタアレイ基板は、下部基板１４２上に、ゲート絶縁膜１４４を挟んで交差するように形成されたゲートライン１０２、データライン１０４と、その交差部ごとに形成された薄膜トランジスタ１０６と、その交差構造で設けられたセル領域に形成された画素電極１１８とを備える。そして、薄膜トランジスタアレイ基板は、画素電極１１８と前段ゲートライン１０２との重畳部に形成されたストレージキャパシタ１２０、ゲートライン１０２に接続されるゲートパッド部１２６、及びデータライン１０４に接続されるデータパッド部１３４を備える。
薄膜トランジスタ１０６は、ゲートライン１０２に接続されたゲート電極１０８、データライン１０４に接続されたソース電極１１０、画素電極１１８に接続されたドレイン電極１１２、及びゲート電極１０８と重畳され、ソース電極１１０とドレイン電極１１２との間にチャンネルを形成する活性層１１４を備える。活性層１１４は、データパッド下部電極１３６、ストレージ電極１２２、データライン１０４、ソース電極１１０及びドレイン電極１１２と重畳されるように形成され、ソース電極１１０とドレイン電極１１２との間のチャンネル部をさらに備える。活性層１１４上には、データパッド下部電極１３６、ストレージ電極１２２、データライン１０４、ソース電極１１０及びドレイン電極１１２とオーミック接触のためのオーミック接触層１４８がさらに形成される。このような薄膜トランジスタ１０６は、ゲートライン１０２に供給されるゲート信号に応答して、データライン１０４に供給される画素電圧信号が画素電極１１８に充電されて維持されるようにする。
画素電極１１８は、保護膜１５０を貫通する第１コンタクトホール１１６を通じて、薄膜トランジスタ１０６のドレイン電極１１２と接続される。画素電極１１８は、充電された画素電圧により、上部基板（図示せず）に形成される共通電極と電位差を発生させる。この電位差により、薄膜トランジスタ基板と上部基板との間に位置する液晶が誘電異方性により回転し、光源（図示せず）から画素電極１１８を経由して入射される光を上部基板側に透過させる。
ストレージキャパシタ１２０は、前段ゲートライン１０２と、そのゲートライン１０２、ゲート絶縁膜１４４、活性層１１４及びオーミック接触層１４８を挟んで重畳されるストレージ電極１２２と、そのストレージ電極１２２及び保護膜１５０を挟んで重畳されると共に、その保護膜１５０に形成された第２コンタクトホール１２４を経由して接続された画素電極１１８とから構成される。このようなストレージキャパシタ１２０は、画素電極１１８に充電された画素電圧を、次の画素電圧が充電されるまで安定的に維持させる。
ゲートライン１０２は、ゲートパッド部１２６を通じてゲートドライバー（図示せず）と接続される。ゲートパッド部１２６は、ゲートライン１０２から延びるゲートパッド下部電極１２８、及びゲート絶縁膜１４４と保護膜１５０とを貫通する第３コンタクトホール１３０を通じて、ゲートパッド下部電極１２８と接続されたゲートパッド上部電極１３２から構成される。
データライン１０４は、データパッド部１３４を通じてデータドライバー（図示せず）と接続される。データパッド部１３４は、データライン１０４から延びるデータパッド下部電極１３６、及び保護膜１５０を貫通する第４コンタクトホール１３８を通じて、データパッド下部電極１３６と接続されたデータパッド上部電極１４０から構成される。
ここで、データライン１０４、ソース／ドレイン電極１１０、１１２、ストレージ電極１２２、及びデータパッド下部電極１３６を含むソース／ドレインパターンは、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含む。このＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘは、ＣＶＤ方式を利用して蒸着できる物質であって、ゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層の形成時に利用される蒸着装備を利用して、ソース／ドレイン金属層を形成できる。
図７Ａないし図７Ｄは、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を段階的に示す断面図であり、図８は、薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
図７Ａに示すように、下部基板１４２上にゲートパターンが形成される。下部基板１４２上に、スパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。次いで、第１マスクを利用したフォトリソグラフィ工程及びエッチング工程で、ゲート金属層がパターニングされることによって、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成される（Ｓ４２）。ゲート金属としては、Ｃｒ、Ｍｏ、アルミニウム系の金属などが単一層または二重層構造で利用される。
図７Ｂに示すように、ゲートパターンが形成された下部基板１４２上に、ゲート絶縁膜１４４、活性層１１４、オーミック接触層１４８、及びソース／ドレインパターンが順次に形成される。
ゲートパターンが形成された下部基板１４２上に、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ４４）。次いで、ゲート絶縁膜４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、ＰＥＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ４６）。
ここで、ソース／ドレイン金属層の蒸着時、３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質が利用されることによって、ソース／ドレイン金属層は、ＷＳｉｘを含む。すなわち、３２５〜４２５℃程度のチャンバ内で、ＷＦ６、ＳｉＨ４、Ｎ２などの反応物質の反応によりｎ＋非晶質シリコン層が形成された基板１４２上に、ＷＳｉｘを含むソース／ドレイン金属層が形成される。
ソース／ドレイン金属層上に、第２マスクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成する。この場合、第２マスクとしては、薄膜トランジスタのチャンネル部に回折露光部を有する回折露光マスクを利用することによって、チャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低くする。
次いで、フォトレジストパターンを利用したエッチング工程で、ソース／ドレイン金属層がパターニングされることによって、データライン１０４、ソース電極１１０、そのソース電極１１０と一体化したドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成される。
次いで、同一なフォトレジストパターンを利用したドライエッチング工程で、ｎ＋非晶質シリコン層と非晶質シリコン層とが同時にパターニングされることによって、オーミック接触層１４８と活性層１１４とが形成される（Ｓ４８）。
そして、チャンネル部で相対的に低いフォトレジストパターンがアッシング工程で除去された後、エッチング工程でチャンネル部のソース／ドレインパターン及びオーミック接触層１４８がエッチングされる。これにより、チャンネル部の活性層１１４が露出され、ソース電極１１０とドレイン電極１１２とが分離される。
次いで、ストリップ工程で、ソース／ドレインパターン上に残っているフォトレジストパターンが除去される。
ゲート絶縁膜１４４の材料としては、酸化シリコン（ＳｉＯｘ）または窒化シリコン（ＳｉＮｘ）などの無機絶縁物質が利用される。
図７Ｃに示すように、ソース／ドレインパターンが形成されたゲート絶縁膜１４４上に、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成される（Ｓ５０）。
保護膜１５０は、第３マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることにより、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む。第１コンタクトホール１１６は、保護膜１５０を貫通してドレイン電極１１２が露出されるように形成され、第２コンタクトホール１２４は、保護膜１５０を貫通してストレージ電極１２２が露出されるように形成される。第３コンタクトホール１３０は、保護膜１５０及びゲート絶縁膜１４４を貫通して、ゲートパッド下部電極１２８が露出されるように形成される。第４コンタクトホール１３８は、保護膜１５０を貫通してデータパッド下部電極１３６が露出されるように形成される。
保護膜１５０の材料としては、ゲート絶縁膜１４４のような無機絶縁物質や、誘電定数の小さいアクリル系の有機化合物、ベンゾシクロブテン（ＢＣＢ）またはペルフルオロシクロブテン（ＰＦＣＢ）のような有機絶縁物質が利用される。
図７Ｄに示すように、保護膜１５０上に透明電極パターンが形成される（Ｓ５２）。
保護膜１５０上に、スパッタリングなどの蒸着方法で透明電極物質が全面蒸着される。次いで、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程を通じて、透明電極物質がパターニングされることによって、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される。画素電極１１８は、第１コンタクトホール１１６を通じてドレイン電極１１２と電気的に接続され、第２コンタクトホール１２４を通じて、前段ゲートライン１２と重畳されるストレージ電極１２２と電気的に接続される。ゲートパッド上部電極１３２は、第３コンタクトホール１３０を通じて、ゲートパッド下部電極１２８と電気的に接続される。データパッド上部電極１４０は、第４コンタクトホール１３８を通じて、データパッド下部電極１３６と電気的に接続される。透明電極物質としては、インジウム錫酸化物（ＩＴＯ）、錫酸化物（ＴＯ）またはインジウム亜鉛酸化物（ＩＺＯ）が利用される。
このように、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＰＥＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
図９は、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
まず、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法は、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法と比較して、ソース／ドレイン金属層の形成時、ソース／ドレイン金属層の反応物質及び環境を除いては、同一な方式により形成されるので、図７Ａないし図７Ｄと同一な内容についての詳細な説明は省略する。
下部基板１４２上に、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成された後（Ｓ６２）、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ６４）。次いで、ゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置及び蒸着方法、すなわち、ＰＥＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ６６）。
ここで、ソース／ドレイン金属層の蒸着時、３００〜４００℃程度の環境でＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４のうち少なくともいずれか一つの反応物質が利用されることによって、ソース／ドレイン金属層は、ＣｏＳｉｘを含む。すなわち、３００〜４００℃程度のチャンバ内で、Ｃｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４などの反応物質の反応によりｎ＋非晶質シリコン層が形成された基板上に、ＣｏＳｉｘを含むソース／ドレイン金属層が形成される。
次いで、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層が、回折露光マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、データライン１０４、ソース電極１１０、ドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成され、オーミック接触層１４８及び活性層１１４を含む半導体パターン１４７が形成される（Ｓ６８）。
次いで、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成された後（Ｓ７０）、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される（Ｓ７２）。
このように、本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＰＥＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
図１０は、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
まず、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法は、本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法と比較して、ソース／ドレイン金属層の形成時、ＭＯＣＶＤ方式を利用し、ソース／ドレイン金属層の反応物質及び環境が異なる点を除いては、同一な方式により形成されるので、図７Ａないし図７Ｄと同一な内容についての詳細な説明は省略する。
下部基板１４２上に、ゲートライン１０２、ゲート電極１０８、及びゲートパッド下部電極１２８を含むゲートパターンが形成された後（Ｓ８２）、ＰＥＣＶＤなどの蒸着方法を通じてゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層が形成される（Ｓ８４）。
次いで、ゲート絶縁膜１４４、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装置を利用すると共に、ＭＯＣＶＤなどの蒸着方法を利用してソース／ドレイン金属層が形成される（Ｓ８６）。
ここで、ソース／ドレイン金属層の蒸着は、２００〜３００℃程度の環境で実施され、ソース／ドレイン金属の反応物質としてＮｉ、Ｓｉが利用されることによって、ソース／ドレイン金属層は、ＮｉＳｉｘを含む。すなわち、ＮｉＳｉｘは、２００〜３００℃の低温でも反応するＮｉ、Ｓｉが互いに相変化することによって形成される。
次いで、非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層が、回折露光マスクを利用したフォトリソグラフィ工程及びエッチング工程でパターニングされることによって、データライン１０４、ソース電極１１０、ドレイン電極１１２、及びストレージ電極１２２を含むソース／ドレインパターンが形成され、オーミック接触層１４８及び活性層１１４を含む半導体パターン１４７が形成される（Ｓ８８）。
次いで、第１ないし第４コンタクトホール１１６、１２４、１３０、１３８を含む保護膜１５０が形成された後（Ｓ７０）、画素電極１１８、ゲートパッド上部電極１３２、及びデータパッド上部電極１４０を含む透明電極パターンが形成される（Ｓ９２）。
このように、本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法は、ソース／ドレイン金属層をＭＯＣＶＤを利用して蒸着できることによって、ゲート絶縁膜、非晶質シリコン層及びｎ＋非晶質シリコン層の形成時に利用される蒸着装備をそのまま利用して、ソース／ドレイン金属層を形成できる。これにより、工程が単純化されると共に、コストが低減される。
一方、本発明の第１及び第２実施形態でソース／ドレイン金属層を形成する場合、ＰＥＣＶＤだけでなく、ＭＯＣＶＤ方式が利用されることもあり、第３実施形態でＭＯＣＶＤだけでなく、ＰＥＣＶＤ方式が利用されることもある。
本発明は、薄膜トランジスタアレイ基板に関連の技術分野に適用可能である。
通常的な薄膜トランジスタアレイ基板の一部分を示す平面図である。 図１に示した薄膜トランジスタアレイ基板をＩ−Ｉ´線に沿ってカットして示す断面図である。 従来の５マスク工程により、薄膜トランジスタアレイ基板の形成を示すフローチャートである。 従来の４マスク工程により、薄膜トランジスタアレイ基板の形成を示すフローチャートである。 本発明の実施形態による薄膜トランジスタアレイ基板を示す平面図である。 図５に示した薄膜トランジスタアレイ基板をII−II´線に沿ってカットして示す断面図である。 本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。 本発明の第１実施形態による薄膜トランジスタアレイ基板の製造方法を示す断面図である。 薄膜トランジスタアレイ基板の製造方法を説明するためのフローチャートである。 本発明の第２実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。 本発明の第３実施形態による薄膜トランジスタアレイ基板の製造方法を示すフローチャートである。
符号の説明
２，１０２：ゲートライン
４，１０４：データライン
６，１０６：薄膜トランジスタ
８，１０８：ゲート電極
１０，１１０：ソース電極
１２，１１２：ドレイン電極
１４，１１４：活性層
１６，１１６：第１コンタクトホール
１８，１１８：画素電極
２０，１２０：ストレージキャパシタ
２２，１２２：ストレージ電極
２４，１２４：第２コンタクトホール

Claims (15)

  1. 基板上に形成されたゲートラインと、
    前記ゲートライン上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、タングステンシリサイド（ＷＳｉｘ）、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）のうち少なくともいずれか一つを含むデータラインと、
    前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、
    前記ゲートライン及びデータラインの交差で設けられた画素領域に形成され、前記薄膜トランジスタと接続される画素電極と、を備えることを特徴とする薄膜トランジスタアレイ基板。
  2. 前記薄膜トランジスタは、
    前記ゲートラインと接続されたゲート電極と、
    前記データラインと接続され、前記データラインと同一物質であるソース電極と、
    前記ソース電極と向き合い、前記データラインと同一物質であるドレイン電極と、
    前記ソース電極とドレイン電極との間に形成されたチャンネルを含む半導体パターンと、を備えることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
  3. 前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタをさらに備えることを特徴とする請求項２に記載の薄膜トランジスタアレイ基板。
  4. 基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
    前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップと、
    前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップと、
    前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
    前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  5. 前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、
    ３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップと、
    前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項４に記載の薄膜トランジスタアレイ基板の製造方法。
  6. 前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、
    ３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップと、
    前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
  7. 前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、
    前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
  8. 前記ゲートライン、前記ゲート絶縁膜及び半導体パターンを挟んで前記ゲートラインと重畳され、前記データラインと同一物質であるストレージ電極を含むストレージキャパシタを形成するステップをさらに含むことを特徴とする請求項５に記載の薄膜トランジスタアレイ基板の製造方法。
  9. 基板上にゲートライン、前記ゲートラインと接続されたゲート電極、及び前記ゲートラインから伸張されたゲートパッド下部電極を含むゲートパターンと、
    前記ゲートパターン上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記ゲートラインと交差するように形成され、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つを含むデータライン、前記データラインから伸張されたデータパッド下部電極、前記データラインと接続されたソース電極、及び前記ソース電極と向き合うドレイン電極を含むソース／ドレインパターンと、
    前記ゲートライン及びデータラインの交差部に位置する薄膜トランジスタと、
    前記ゲートライン及びデータラインにより定義された画素領域に形成され、前記薄膜トランジスタと接続される画素電極、前記ゲートパッド下部電極と接続されたゲートパッド上部電極、及び前記データパッド下部電極と接続されたデータパッド上部電極と、を備えることを特徴とする薄膜トランジスタアレイ基板。
  10. 第１マスク工程を利用して、基板上に形成されたゲートライン、ゲート電極を含むゲートパターンを形成するステップと、
    前記ゲートパターンが形成された基板上にゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を形成し、ＰＥＣＶＤ及びＭＯＣＶＤのうちいずれか一つの方式を利用して、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘのうち少なくともいずれか一つの物質を含むソース／ドレイン金属層を形成するステップと、
    第２マスク工程を利用して、前記非晶質シリコン層、ｎ＋非晶質シリコン層及びソース／ドレイン金属層をパターニングして、半導体パターンと、前記半導体パターン上に形成されたデータライン、ソース電極及びドレイン電極を含むソース／ドレインパターンとを形成するステップと、
    第３マスク工程を利用して、前記ソース／ドレインパターンが形成された基板上に、前記ドレイン電極を一部露出させるコンタクトホールを有する保護膜を形成するステップと、
    第４マスク工程を利用して、前記コンタクトホールを通じて前記ドレイン電極と接続される画素電極を形成するステップと、を含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
  11. 前記ＰＥＣＶＤ方式により、前記ＷＳｉｘを含むソース／ドレイン金属層を形成するステップは、
    ３２５〜４２５℃程度の環境でＷＦ６、ＳｉＨ４、Ｎ２のうち少なくともいずれか一つの反応物質をチャンバ内に注入するステップと、
    前記反応物質の反応により生成されたＷＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  12. 前記ＰＥＣＶＤ方式により、前記ＣｏＳｉｘを含むソース／ドレイン金属層を形成するステップは、
    ３００〜４００℃程度の環境で反応物質であるＣｏ（ＣＯ）３ＮＯ、Ｈ２、ＳｉＨ４をチャンバ内に注入するステップと、
    前記反応物質の反応により生成されたＣｏＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  13. 前記ＮｉＳｉｘを利用してソース／ドレイン金属層を形成するステップは、
    前記ＭＯＣＶＤ方式を利用して、２００〜３００℃程度の環境でＮｉ及びＳｉが相変化することにより生成されたＮｉＳｉｘを含むソース／ドレイン金属物質が、前記ｎ＋非晶質シリコン層上に形成されるステップを含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  14. 前記ソース／ドレイン金属層を形成するステップは、
    ＰＥＣＶＤチャンバ内に反応物質を注入するステップと、
    前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
  15. 前記ソース／ドレイン金属層を形成するステップは、
    ＭＯＣＶＤチャンバ内に反応物質を注入するステップと、
    前記ｎ＋非晶質シリコン層上に、反応物質の反応により生成された物質を含むソース／ドレイン金属物質を形成するステップと、を含むことを特徴とする請求項１０に記載の薄膜トランジスタアレイ基板の製造方法。
JP2005190808A 2004-09-09 2005-06-30 薄膜トランジスタアレイ基板及びその製造方法 Pending JP2006080487A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040072141A KR101066303B1 (ko) 2004-09-09 2004-09-09 박막 트랜지스터 어레이 기판 및 그 제조 방법

Publications (1)

Publication Number Publication Date
JP2006080487A true JP2006080487A (ja) 2006-03-23

Family

ID=36159659

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005190808A Pending JP2006080487A (ja) 2004-09-09 2005-06-30 薄膜トランジスタアレイ基板及びその製造方法

Country Status (4)

Country Link
US (1) US7402470B2 (ja)
JP (1) JP2006080487A (ja)
KR (1) KR101066303B1 (ja)
CN (1) CN100385672C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053078A (ko) * 2013-11-07 2015-05-15 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100947525B1 (ko) * 2003-03-12 2010-03-12 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 이의 제조방법
TWI321362B (en) * 2007-02-16 2010-03-01 Au Optronics Corp Semiconductor structures and fabrication method thereof
CN100452411C (zh) * 2007-03-14 2009-01-14 友达光电股份有限公司 半导体结构及其制造方法
CN101359672B (zh) * 2007-03-14 2011-04-20 友达光电股份有限公司 半导体结构
KR20100009385A (ko) * 2008-07-18 2010-01-27 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR101392268B1 (ko) * 2008-11-26 2014-05-08 엘지디스플레이 주식회사 액정표시장치의 패드부
KR101394938B1 (ko) 2011-05-03 2014-05-14 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
CN102290398B (zh) * 2011-07-26 2013-04-24 深圳市华星光电技术有限公司 储存电容架构及其制造方法与像素结构
KR101992893B1 (ko) * 2012-10-23 2019-06-25 엘지디스플레이 주식회사 평판 표시 장치 및 이의 제조 방법
CN104779302A (zh) 2015-05-11 2015-07-15 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661259A (ja) * 1992-08-07 1994-03-04 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH06347827A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
JPH07106585A (ja) * 1993-09-29 1995-04-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
JP2002368011A (ja) * 2001-06-06 2002-12-20 Matsushita Electric Ind Co Ltd 絶縁ゲート型トランジスタと液晶表示装置
JP2004022772A (ja) * 2002-06-17 2004-01-22 Nec Corp 成膜方法、半導体装置およびその製造方法
WO2004019122A1 (en) * 2002-08-21 2004-03-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and liquid crystal display including the panel
JP2004163933A (ja) * 2002-11-11 2004-06-10 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3082679B2 (ja) * 1996-08-29 2000-08-28 日本電気株式会社 薄膜トランジスタおよびその製造方法
US6140230A (en) * 1998-02-19 2000-10-31 Micron Technology, Inc. Methods of forming metal nitride and silicide structures
US6448579B1 (en) * 2000-12-06 2002-09-10 L.G.Philips Lcd Co., Ltd. Thin film transistor array substrate for liquid crystal display and a method for fabricating the same
DE60041314D1 (de) * 1999-11-10 2009-02-26 Boeing Co Herstellungsverfahren für Dünnschichtbauelemente
US6346477B1 (en) * 2001-01-09 2002-02-12 Research Foundation Of Suny - New York Method of interlayer mediated epitaxy of cobalt silicide from low temperature chemical vapor deposition of cobalt
KR100476366B1 (ko) * 2002-04-17 2005-03-16 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100491821B1 (ko) * 2002-05-23 2005-05-27 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100846464B1 (ko) * 2002-05-28 2008-07-17 삼성전자주식회사 비정질실리콘 박막 트랜지스터-액정표시장치 및 그 제조방법
KR100859524B1 (ko) * 2002-07-11 2008-09-22 삼성전자주식회사 박막 트랜지스터 기판
US7205570B2 (en) * 2002-07-19 2007-04-17 Samsung Electronics Co., Ltd. Thin film transistor array panel
KR100867538B1 (ko) * 2002-09-25 2008-11-06 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7316784B2 (en) * 2003-02-10 2008-01-08 Lg.Philips Lcd Co., Ltd. Method of patterning transparent conductive film, thin film transistor substrate using the same and fabricating method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661259A (ja) * 1992-08-07 1994-03-04 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH06347827A (ja) * 1993-06-07 1994-12-22 Hitachi Ltd 液晶表示装置およびその製造方法
JPH07106585A (ja) * 1993-09-29 1995-04-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
JP2002060944A (ja) * 2000-04-20 2002-02-28 Internatl Business Mach Corp <Ibm> 前駆原料混合物、膜付着方法、及び構造の形成
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP2002368011A (ja) * 2001-06-06 2002-12-20 Matsushita Electric Ind Co Ltd 絶縁ゲート型トランジスタと液晶表示装置
JP2004022772A (ja) * 2002-06-17 2004-01-22 Nec Corp 成膜方法、半導体装置およびその製造方法
WO2004019122A1 (en) * 2002-08-21 2004-03-04 Samsung Electronics Co., Ltd. Thin film transistor array panel and liquid crystal display including the panel
JP2004163933A (ja) * 2002-11-11 2004-06-10 Lg Philips Lcd Co Ltd 液晶表示装置用アレイ基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150053078A (ko) * 2013-11-07 2015-05-15 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법
KR102169861B1 (ko) * 2013-11-07 2020-10-26 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법

Also Published As

Publication number Publication date
US20060049402A1 (en) 2006-03-09
US7402470B2 (en) 2008-07-22
KR101066303B1 (ko) 2011-09-20
KR20060023327A (ko) 2006-03-14
CN1747171A (zh) 2006-03-15
CN100385672C (zh) 2008-04-30

Similar Documents

Publication Publication Date Title
JP4107662B2 (ja) 薄膜トランジスタアレイ基板の製造方法
JP2006080487A (ja) 薄膜トランジスタアレイ基板及びその製造方法
US7773190B2 (en) Liquid crystal display panel and fabricating method thereof
USRE43819E1 (en) Thin film transistor array substrate and method of fabricating the same
KR100682358B1 (ko) 액정 표시 패널 및 제조 방법
US7306979B2 (en) Method of fabricating thin film transistor substrate for display device
JP4658514B2 (ja) 薄膜トランジスタ・アレイ基板及びその製造方法
US7576822B2 (en) Thin film transistor substrate using horizontal electric field and fabricating method thereof
KR20030082648A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
US20070155080A1 (en) Thim film transistor substrate and manufacturing method thereof
US20070152242A1 (en) Thin film transistor array substrate and method of manufacturing the same
KR20050001936A (ko) 박막 트랜지스터 및 그 제조 방법과 이를 이용한 박막트랜지스터 어레이 기판 및 그 제조 방법
US8576367B2 (en) Liquid crystal display panel device with a transparent conductive film formed pixel electrode and gate pad and data pad on substrate and method of fabricating the same
US6958788B2 (en) Liquid crystal display device and method of fabricating the same
JP2005183962A (ja) 薄膜トランジスタアレイ基板及びその製造方法
US7414693B2 (en) Fabrication method of liquid crystal display panel
KR100619624B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100682362B1 (ko) 액정 표시 패널 및 제조 방법
KR20050036047A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20050055384A (ko) 액정표시패널 및 그 제조 방법
KR101329406B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080908

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090601

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090901

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100426

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100826

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100902

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20101203