JP2006080257A - 電子装置及びその製造方法、並びに、半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】所謂ボトムゲート/ボトムコンタクト型の電界効果型トランジスタの製造方法、基体11上にゲート電極12を形成した後、基体11及びゲート電極12上にゲート絶縁層13を形成し、次いで、ゲート絶縁層13上にソース/ドレイン電極14を形成した後、ソース/ドレイン電極14間に、導電路23から成るチャネル形成領域15を形成する工程から成り、このチャネル形成領域15を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスター20を得た後、該クラスター20をソース/ドレイン電極14の間のゲート絶縁層13の部分に配置する工程から成る。
【選択図】 図1
Description
導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスターを得た後、
該クラスターを2つの電極間に配置することによって、2つの電極間に導電路を形成することを特徴とする。
基体上にゲート電極を形成した後、基体及びゲート電極上にゲート絶縁層を形成し、次いで、
ゲート絶縁層上にソース/ドレイン電極を形成した後、
ソース/ドレイン電極間に、導電路から成るチャネル形成領域を形成する工程から成り、
チャネル形成領域を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスターを得た後、該クラスターをソース/ドレイン電極の間のゲート絶縁層の部分に配置する工程から成ることを特徴とする。
(A)基体上に形成されたゲート電極、
(B)ゲート電極及び基体上に形成されたゲート絶縁層、
(C)ゲート絶縁層上に形成されたソース/ドレイン電極、並びに、
(D)ソース/ドレイン電極の間であってゲート絶縁層上に形成され、導電路によって構成されたチャネル形成領域、
を備えている。
基体上にゲート電極を形成した後、基体及びゲート電極上にゲート絶縁層を形成し、次いで、
ゲート絶縁層上に、導電路から成るチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上にソース/ドレイン電極を形成する工程から成り、
チャネル形成領域構成層を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスターを得た後、該クラスターをゲート絶縁層の上に配置する工程から成ることを特徴とする。
(A)基体上に形成されたゲート電極、
(B)ゲート電極及び基体上に形成されたゲート絶縁層、
(C)ゲート絶縁層上に形成され、導電路によって構成されたチャネル形成領域を含むチャネル形成領域構成層、並びに、
(D)チャネル形成領域構成層上に形成されたソース/ドレイン電極、
を備えている。
基体上に、導電路から成るチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース/ドレイン電極を形成し、次いで、
ソース/ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域構成層を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスターを得た後、該クラスターを基体の上に配置する工程から成る特徴とする。
(A)基体上に形成され、導電路によって構成されたチャネル形成領域を含むチャネル形成領域構成層、
(B)チャネル形成領域構成層上に形成されたソース/ドレイン電極、
(C)ソース/ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層、並びに、
(D)ゲート絶縁層上に形成されたゲート電極、
を備えている。
基体上にソース/ドレイン電極を形成した後、
ソース/ドレイン電極の間の基体上に、導電路から成るチャネル形成領域を形成し、次いで、
ソース/ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合(反応)して成るクラスターを得た後、該クラスターをソース/ドレイン電極の間の基体の部分の上に配置する工程から成ることを特徴とする。
(A)基体上に形成されたソース/ドレイン電極、
(B)ソース/ドレイン電極の間の基体上に形成され、導電路によって構成されたチャネル形成領域、
(C)ソース/ドレイン電極及びチャネル形成領域上に形成されたゲート絶縁層、並びに、
(D)ゲート絶縁層上に形成されたゲート電極、
を備えている。
(A)基体11上に形成されたゲート電極12、
(B)ゲート電極12及び基体11上に形成されたゲート絶縁層13、
(C)ゲート絶縁層13上に形成されたソース/ドレイン電極14(電子装置における2つの電極に相当する)、並びに、
(D)ソース/ドレイン電極14の間であってゲート絶縁層13上に形成され、導電路23によって構成されたチャネル形成領域15、
を備えている。
実施例2においても、実施例1と同じ、導体から成る微粒子21を含む溶液として、金微粒子(金ナノ粒子)のトルエン溶液を用いた。また、有機半導体分子22としてBPDTを用いた。そして、実施例1と同様の方法で、金微粒子(金ナノ粒子)のトルエン溶液に粉末状のBPDTを投入して、混合することによって、有機半導体分子22が末端に有する官能基が微粒子21と化学的に結合し(より具体的には、有機半導体分子22が両端に有する官能基によって有機半導体分子22と微粒子21とが化学的に(交互に)結合することで、微粒子21と有機半導体分子22とが3次元的なネットワーク状に結合し)、クラスター20が形成された。
一方、ガラス基板の表面に形成されたSiO2から成る基体11上にゲート電極12を形成した。具体的には、基体11上に、ゲート電極12を形成すべき部分が除去されたレジスト層(図示せず)を、リソグラフィ技術に基づき形成する。その後、密着層としてのチタン(Ti)層(図示せず)、及び、ゲート電極12としての金(Au)層を、順次、真空蒸着法にて全面に成膜し、その後、レジスト層を除去する。こうして、所謂リフトオフ法に基づき、ゲート電極12を得ることができる。
次に、ゲート電極12を含む基体11上にゲート絶縁層13を形成する。具体的には、SiO2から成るゲート絶縁層13を、スパッタリング法に基づきゲート電極12及び基体11上に形成する。ゲート絶縁層13の成膜を行う際、ゲート電極12の一部をハードマスクで覆うことによって、ゲート電極12の取出部(図示せず)をフォトリソグラフィ・プロセス無しで形成することができる。
次に、ゲート絶縁層13の上に金(Au)層から成るソース/ドレイン電極14を形成する。具体的には、ゲート絶縁層13上に、ソース/ドレイン電極14を形成すべき部分が除去されたレジスト層をリソグラフィ技術に基づき形成する。そして、[工程−210]と同様にして、レジスト層及びゲート絶縁層13上に、密着層としてのチタン(Ti)層(図示せず)、及び、ソース/ドレイン電極14としての金(Au)層を、順次、真空蒸着法にて成膜し、その後、レジスト層を除去する。こうして、所謂リフトオフ法に基づき、ソース/ドレイン電極14を得ることができる。
その後、[工程−200]において得られたクラスター20を2つの電極間であるソース/ドレイン電極14の間に配置することによって、2つの電極間であるソース/ドレイン電極14の間に導電路23を形成する。あるいは又、ソース/ドレイン電極14間に、導電路23から成るチャネル形成領域15を形成する。具体的には、[工程−200]において得られたクラスター20を、ソース/ドレイン電極14の間のゲート絶縁層13の部分に配置する。クラスター20の配置は、クラスターと溶媒とを混合したクラスター混合溶液を2つの電極間に塗布し、次いで、クラスター混合溶液を乾燥させることで行う。より具体的には、[工程−200]において得られたクラスター20とトルエンから成る溶媒とを混合したクラスター混合溶液を準備する。尚、必要であれば、フィルタリングして所望のサイズのクラスター20を選択する。そして、このクラスター混合溶液に基体11等の全体を浸漬することで、このクラスター混合溶液を2つの電極(ソース/ドレイン電極14)間に塗布し、次いで、クラスター混合溶液を自然乾燥させる。クラスター20とクラスター20、あるいは、クラスター20と電極(ソース/ドレイン電極14)とは、クラスター20の表面に存在する有機半導体分子30によって、相互に結合される。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例2の半導体装置を完成させる。
(A)基体11上に形成されたゲート電極12、
(B)ゲート電極12及び基体11上に形成されたゲート絶縁層13、
(C)ゲート絶縁層13上に形成され、導電路23によって構成されたチャネル形成領域15を含むチャネル形成領域構成層15A、並びに、
(D)チャネル形成領域構成層15A上に形成されたソース/ドレイン電極14、
を備えている。
先ず、実施例2の[工程−200]と同様にして、クラスター20を得ておく。また、実施例2の[工程−210]と同様にして、基体11上にゲート電極12を形成した後、実施例2の[工程−220]と同様にして、ゲート電極12及び基体11上にゲート絶縁層13を形成する。
次に、ゲート絶縁層13上に、導電路23から成るチャネル形成領域15を構成するチャネル形成領域構成層15Aを形成する。即ち、クラスター20をゲート絶縁層13の上に配置する。具体的には、クラスター20の配置は、クラスターと溶媒とを混合したクラスター混合溶液をゲート絶縁層13上に塗布し、次いで、クラスター混合溶液を乾燥させることで行う。より具体的には、[工程−200]において得られたクラスター20とトルエンから成る溶媒とを混合したクラスター混合溶液を準備する。尚、必要であれば、フィルタリングして所望のサイズのクラスター20を選択する。そして、このクラスター混合溶液に基体11等の全体を浸漬することで、このクラスター混合溶液をゲート絶縁層13上に塗布し、次いで、クラスター混合溶液を自然乾燥させる。クラスター20とクラスター20とは、クラスター20の表面に存在する有機半導体分子30によって、相互に結合される。
その後、チャネル形成領域構成層15Aの上に、チャネル形成領域15を挟むようにソース/ドレイン電極14を形成する(図5の(A)参照)。具体的には、密着層としてのチタン(Ti)層(図示せず)、及び、ソース/ドレイン電極14としての金(Au)層を、順次、真空蒸着法に基づき形成する。ソース/ドレイン電極14の成膜を行う際、チャネル形成領域構成層15Aの一部をハードマスクで覆うことによって、ソース/ドレイン電極14をフォトリソグラフィ・プロセス無しで形成することができる。こうして、クラスター20を2つの電極間であるソース/ドレイン電極14の間に配置することによって、2つの電極間であるソース/ドレイン電極14の間に導電路23を形成することができる。あるいは又、ソース/ドレイン電極14間に、導電路23から成るチャネル形成領域15を形成することができる。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例3の半導体装置を完成させる。
(A)基体11上に形成され、導電路23によって構成されたチャネル形成領域15を含むチャネル形成領域構成層15A、
(B)チャネル形成領域構成層15A上に形成されたソース/ドレイン電極14、
(C)ソース/ドレイン電極14及びチャネル形成領域15上に形成されたゲート絶縁層13、並びに、
(D)ゲート絶縁層13上に形成されたゲート電極12、
を備えている。
先ず、実施例2の[工程−200]と同様にして、クラスター20を得ておく。
一方、ガラス基板の表面に形成されたSiO2から成る基体11上に、導電路23から成るチャネル形成領域15を構成するチャネル形成領域構成層15Aを形成する。即ち、クラスター20を基体11の上に配置する。具体的には、クラスター20の配置は、クラスターと溶媒とを混合したクラスター混合溶液を基体11上に塗布し、次いで、クラスター混合溶液を乾燥させることで行う。より具体的には、[工程−200]において得られたクラスター20とトルエンから成る溶媒とを混合したクラスター混合溶液を準備する。尚、必要であれば、フィルタリングして所望のサイズのクラスター20を選択する。そして、このクラスター混合溶液に基体11の全体を浸漬することで、このクラスター混合溶液を基体11上に塗布し、次いで、クラスター混合溶液を自然乾燥させる。クラスター20とクラスター20とは、クラスター20の表面に存在する有機半導体分子30によって、相互に結合される。
次いで、チャネル形成領域構成層15A上に、チャネル形成領域15を挟むようにソース/ドレイン電極14を形成する。具体的には、密着層としてのチタン(Ti)層(図示せず)、及び、ソース/ドレイン電極14としての金(Au)層を、順次、真空蒸着法に基づき形成する。ソース/ドレイン電極14の成膜を行う際、チャネル形成領域構成層15Aの一部をハードマスクで覆うことによって、ソース/ドレイン電極14をフォトリソグラフィ・プロセス無しで形成することができる。
次いで、ソース/ドレイン電極14及びチャネル形成領域15上に、ゲート絶縁層13を形成する。具体的には、PVAをスピンコーティング法にて全面に成膜することで、ゲート絶縁層13を得ることができる。
その後、ゲート絶縁層13上にゲート電極12を形成する。具体的には、密着層としてのチタン(Ti)層(図示せず)、及び、ゲート電極12としての金(Au)層を、順次、真空蒸着法にて成膜する。ゲート電極12の成膜を行う際、ゲート絶縁層13の一部をハードマスクで覆うことによって、ゲート電極12をフォトリソグラフィ・プロセス無しで形成することができる。こうして、図5の(B)に示す構造を得ることができる。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例4の半導体装置を完成させる。
(A)基体11上に形成されたソース/ドレイン電極14、
(B)ソース/ドレイン電極14の間の基体11上に形成され、導電路23によって構成されたチャネル形成領域15、
(C)ソース/ドレイン電極14及びチャネル形成領域15上に形成されたゲート絶縁層13、並びに、
(D)ゲート絶縁層13上に形成されたゲート電極12、
を備えている。
先ず、実施例2の[工程−200]と同様にして、クラスター20を得ておく。
一方、ガラス基板の表面に形成されたSiO2から成る基体11上に、ソース/ドレイン電極を形成する。具体的には、基体11上に、密着層としてのチタン(Ti)層(図示せず)、ソース/ドレイン電極14としての金(Au)層を真空蒸着法に基づき形成する。ソース/ドレイン電極14の成膜を行う際、基体11の一部をハードマスクで覆うことによって、ソース/ドレイン電極14をフォトリソグラフィ・プロセス無しで形成することができる。
その後、ソース/ドレイン電極14の間の基体11上に、導電路23から成るチャネル形成領域15を形成する。即ち、クラスター20をソース/ドレイン電極14の間の基体11の部分の上に配置する。具体的には、クラスター20の配置は、クラスターと溶媒とを混合したクラスター混合溶液を基体11上に塗布し、次いで、クラスター混合溶液を乾燥させることで行う。より具体的には、[工程−200]において得られたクラスター20とトルエンから成る溶媒とを混合したクラスター混合溶液を準備する。尚、必要であれば、フィルタリングして所望のサイズのクラスター20を選択する。そして、このクラスター混合溶液に基体11等の全体を浸漬することで、このクラスター混合溶液をソース/ドレイン電極14の間の基体11の部分の上に塗布し、次いで、クラスター混合溶液を自然乾燥させる。クラスター20とクラスター20、あるいは、クラスター20と電極(ソース/ドレイン電極14)とは、クラスター20の表面に存在する有機半導体分子30によって、相互に結合される。
次に、ソース/ドレイン電極14及びチャネル形成領域15上に、実施例4の[工程−430]と同様にして、ゲート絶縁層13を形成する。
その後、実施例4の[工程−440]と同様にして、ゲート絶縁層13上にゲート電極12を形成する。こうして、図5の(C)に示す構造を得ることができる。
最後に、全面にパッシベーション膜(図示せず)を形成することで、実施例5の半導体装置を完成させる。
Claims (22)
- 導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合して成るクラスターを得た後、
該クラスターを2つの電極間に配置することによって、2つの電極間に導電路を形成することを特徴とする電子装置の製造方法。 - クラスターを得た後、該クラスターと溶媒とを混合したクラスター混合溶液を2つの電極間に塗布し、次いで、クラスター混合溶液を乾燥させることで、クラスターを2つの電極間に配置することを特徴とする請求項1に記載の電子装置の製造方法。
- クラスターを2つの電極間に配置した後、有機半導体分子を溶解した有機半導体分子溶液を2つの電極間に配置されたクラスターに塗布し、次いで、有機半導体分子溶液を乾燥させることを特徴とする請求項1に記載の電子装置の製造方法。
- 導電路の導電性は、導電路に加えられる電界によって制御されることを特徴とする請求項1に記載の電子装置の製造方法。
- ゲート電極、ゲート絶縁層、チャネル形成領域、及び、ソース/ドレイン電極を有する電界効果型トランジスタから成り、
ソース/ドレイン電極が2つの電極に相当し、
導電路によってチャネル形成領域が構成されることを特徴とする請求項1に記載の電子装置の製造方法。 - 有機半導体分子が末端に有する官能基が微粒子と化学的に結合し、以て、クラスターが形成されることを特徴とする請求項1に記載の電子装置の製造方法。
- 有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とが化学的に結合することで、微粒子と有機半導体分子とが3次元的なネットワーク状に結合し、以て、クラスターが形成されることを特徴とする請求項6に記載の電子装置の製造方法。
- 有機半導体分子は、共役結合を有する有機半導体分子であって、分子の両端に、チオール基(−SH)、アミノ基(−NH2)、イソシアノ基(−NC)、シアノ基(−CN)、チオアセトキシル基(−SCOCH3)、又は、カルボキシル基(−COOH)を有することを特徴とする請求項1に記載の電子装置の製造方法。
- 微粒子は、導体としての金、銀、白金、銅、アルミニウム、パラジウム、クロム、ニッケル、又は、鉄から成り、あるいは、これらの金属から構成された合金から成ることを特徴とする請求項1に記載の電子装置の製造方法。
- 微粒子は、半導体としての硫化カドミウム、セレン化カドミウム、テルル化カドミウム、ガリウム砒素、酸化チタン、又は、シリコンから成ることを特徴とする請求項1に記載の電子装置の製造方法。
- 導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって得られ、微粒子と有機半導体分子とが結合して成るクラスターが、2つの電極間に配置され、以て、2つの電極間に導電路が形成されていることを特徴とする電子装置。
- 導電路の導電性は、導電路に加えられる電界によって制御されることを特徴とする請求項11に記載の電子装置。
- ゲート電極、ゲート絶縁層、チャネル形成領域、及び、ソース/ドレイン電極を有する電界効果型トランジスタから成り、
ソース/ドレイン電極が2つの電極に相当し、
導電路によってチャネル形成領域が構成されていることを特徴とする請求項11に記載の電子装置。 - 有機半導体分子が末端に有する官能基が微粒子と化学的に結合し、以て、クラスターが形成されることを特徴とする請求項11に記載の電子装置。
- 有機半導体分子が両端に有する官能基によって有機半導体分子と微粒子とが化学的に結合することで、微粒子と有機半導体分子とが3次元的なネットワーク状に結合し、以て、クラスターが形成されることを特徴とする請求項14に記載の電子装置。
- 有機半導体分子は、共役結合を有する有機半導体分子であって、分子の両端に、チオール基(−SH)、アミノ基(−NH2)、イソシアノ基(−NC)、シアノ基(−CN)、チオアセトキシル基(−SCOCH3)、又は、カルボキシル基(−COOH)を有することを特徴とする請求項11に記載の電子装置。
- 微粒子は、導体としての金、銀、白金、銅、アルミニウム、パラジウム、クロム、ニッケル、又は、鉄から成り、あるいは、これらの金属から構成された合金から成ることを特徴とする請求項11に記載の電子装置。
- 微粒子は、半導体としての硫化カドミウム、セレン化カドミウム、テルル化カドミウム、ガリウム砒素、酸化チタン、又は、シリコンから成ることを特徴とする請求項11に記載の電子装置。
- 基体上にゲート電極を形成した後、基体及びゲート電極上にゲート絶縁層を形成し、次いで、
ゲート絶縁層上にソース/ドレイン電極を形成した後、
ソース/ドレイン電極間に、導電路から成るチャネル形成領域を形成する工程から成り、
チャネル形成領域を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合して成るクラスターを得た後、該クラスターをソース/ドレイン電極の間のゲート絶縁層の部分に配置する工程から成ることを特徴とする半導体装置の製造方法。 - 基体上にゲート電極を形成した後、基体及びゲート電極上にゲート絶縁層を形成し、次いで、
ゲート絶縁層上に、導電路から成るチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上にソース/ドレイン電極を形成する工程から成り、
チャネル形成領域構成層を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合して成るクラスターを得た後、該クラスターをゲート絶縁層の上に配置する工程から成ることを特徴とする半導体装置の製造方法。 - 基体上に、導電路から成るチャネル形成領域を構成するチャネル形成領域構成層を形成した後、
チャネル形成領域構成層上に、チャネル形成領域を挟むようにソース/ドレイン電極を形成し、次いで、
ソース/ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域構成層を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合して成るクラスターを得た後、該クラスターを基体の上に配置する工程から成る特徴とする半導体装置の製造方法。 - 基体上にソース/ドレイン電極を形成した後、
ソース/ドレイン電極の間の基体上に、導電路から成るチャネル形成領域を形成し、次いで、
ソース/ドレイン電極及びチャネル形成領域上にゲート絶縁層を形成した後、
ゲート絶縁層上にゲート電極を形成する工程から成り、
チャネル形成領域を形成する工程は、導体又は半導体から成る微粒子を含む溶液と有機半導体分子とを混合することによって、微粒子と有機半導体分子とが結合して成るクラスターを得た後、該クラスターをソース/ドレイン電極の間の基体の部分の上に配置する工程から成ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006080257A true JP2006080257A (ja) | 2006-03-23 |
JP2006080257A5 JP2006080257A5 (ja) | 2007-08-02 |
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Country Status (1)
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