JP2006073191A - メモリアドレス発生装置及び方法 - Google Patents
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Abstract
【解決手段】M×Nシンボルの情報データブロックに対して、列方向にPシンボル、行方向にQシンボルの誤り訂正符号が付加され、(M+P)×(N+Q)シンボルの誤り訂正情報ブロックをm×nシンボルを単位とした小ブロックの配列で構成し、各小ブロック内のm×nシンボルがロウアドレスのみで指定できるようなアドレス制御が可能なメモリマップとし、これに対応するメモリアドレスを発生する。
【選択図】図1
Description
この式(1)に表すように、レーザ光のスポットサイズの半径を小さくする為には、波長λを短くするか、または対物レンズの開口率NAを大きくすれば良い。
行側内符号 RS(182,172,11)
列側外符号 RS(208,192,17)
が採用されている。ここでは、PI系列で誤り訂正を行い、訂正不能行にエラーマークフラグをつけ、PO系列でエラーマークをエラーポジションとして扱い、エラーパターンのみを演算抽出する「消失訂正」方式を用いれば、最大16行のバーストエラーが訂正できる。
0.000267×8×182×16=6.2mm
約6mmのバーストエラー訂正能力があると言える。
a:記録媒体から読み出した復調データのメモリへの書込み(行方向のデータ書込み)
b:PI訂正系列の誤り訂正処理におけるシンドローム演算用データ読出し(行方向の読出し)
c:PO訂正系列の誤り訂正処理におけるシンドローム演算用データ読出し(列方向のデータ読出し)
d:PI訂正系列の誤り訂正処理におけるシンドローム演算用データ読出し(行方向のデータ読出し)
e:デスクランブル処理とEDC(セクタ単位の誤り検出)チェック(行方向のデータ読出し)
f:データ出力の為のデータ読出し(行方向のデータ読出し)
(2)LDC符号の場合
LDC方式は、誤り訂正符号が一方向のみであるため、記録媒体上での記録データ方向と誤り訂正の符号列方向は直交させる必要がある事から、ソースデータ方向は訂正系列方向に合わせる事が一般である。特に圧縮された映像信号等を扱う場合は、訂正不能データは集中させた方が映像破綻場所を少なくする事が出来、ソースデータ方向は訂正系列方向に一致させている。
b:訂正系列の誤り訂正処理におけるシンドローム演算用データ読出し(列方向の読出し)
c:デスクランブル処理とEDC(セクタ単位の誤り検出)チェック(列方向のデータ読出し)
d:データ出力の為のデータ読出し(列方向のデータ読出し)
訂正方式にLDC符号が採用されている場合は、列方向(この場合、記録媒体からのデータ書込み方向を行方向とした為、他の処理方向が列方向となったが、行と列は逆でも良い)が多くなり、列方向のデータ書込みと読出しが容易になる処理方式が良い。
第1カウンタと第2カウンタと補正用加算器とを具備し、
第2カウンタの最下位ビットの出力はカラムアドレスの最下位ビットに直接接続され、第2カウンタの2番目の下位ビットの出力はカラムアドレスの2番目の下位ビットに補正用加算器を介して接続され、第1カウンタの下位ビットの出力はカラムアアドレスの上位ビットに接続され、
第2カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの下位ビットに接続され、第1カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの上位ビットに接続され、
同一行のデータを指定していくデータ書込み時、及びQシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックは第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックは第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際のデータ読出し時、シンボルクロックは第1カウンタに入力し、フレ−ムクロックは第2カウンタに入力するメモリアドレス発生装置である。
同一行のデータを指定していくデータ書込み時、及びQシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックを第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックを第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、及びPシンボル誤り訂正処理を行う際のデータ読出し時、シンボルクロックを第1カウンタに入力し、フレ−ムクロックを第2カウンタに入力し、
第2カウンタの最下位ビットの出力をカラムアドレスの最下位ビットに直接接続し、
第2カウンタの2番目の下位ビットの出力をカラムアドレスの2番目の下位ビットに補正用加算器を介して接続し、
第1カウンタの下位ビットの出力をカラムアアドレスの上位ビットに接続し、
第2カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの下位ビットに接続し、
第1カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの上位ビットに接続するメモリアドレス発生方法である。
本発明は図1に示したような光ディスクドライブにおけるバッファメモリ20の書込み/読出しに関する。
(図10のデータ位置):A0−A1−A2−A3−A4−A5−A6−A7−A8−A9−A10−A11−A12−A13−A14−A15−A16−A17のデータは
(図12のメモリ位置):a0−a1−a2−a3−b0−b1−b2−b3−c0−c1−c2−c3−d0−d1−d2−d3−e0−e1
のメモリ位置に書き込まれる。
(図10のデータ位置):A0−B0−C0−D0−E0−F0−G0−H0−I0−J0−K0−L0−M0−N0−O0のデータは
(図12のメモリ位置):a0−a4−a8−a12−f0−f4−f8−f12−k0−k4−k8−k12−p0−p4−p8
のメモリ位置に書込まれる。
図14は第2実施形態のメモリマップ、図15は第2実施形態のメモリアドレス発生回路のブロック図を示す。第1実施形態では図12に破線で示すように、小ブロックの配置に端数が生じ、各行、各列の終端領域で小ブロック内のデータを利用しない場合がある。第2実施形態はそのような利用しないデータを減少させる例である。
第1、第2実施形態は積符号を用いた誤り訂正ブロックに関するものであったが、次にLDC符号を用いた誤り訂正ブロックに関する実施形態を説明する。誤り訂正符号がLDC符号の場合、誤り訂正方向とデータストリーム方向は同じであり、記録媒体に記録されているデータストリームはこの方向と直交することが多い。
図19は、図17のメモリマップから利用しない小ブロックを省略した第4実施形態のメモリマップを示す。なお、図19でも、小ブロック279〜309までに利用しない部分が多少あるが、この部分も実際の回路ではエラーフラグ等の制御用に利用され、殆ど無駄のない利用が可能になる。
Claims (6)
- M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの、各行にQシンボルの誤り訂正符号が付加されてなる((M+P)×(N+Q))シンボルの誤り訂正情報ブロックが書き込まれるメモリのメモリアドレス発生装置において、
第1カウンタと第2カウンタと補正用加算器とを具備し、
第2カウンタの最下位ビットの出力はカラムアドレスの最下位ビットに直接接続され、第2カウンタの2番目の下位ビットの出力はカラムアドレスの2番目の下位ビットに補正用加算器を介して接続され、第1カウンタの下位ビットの出力はカラムアアドレスの上位ビットに接続され、
第2カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの下位ビットに接続され、第1カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの上位ビットに接続され、
同一行のデータを指定していくデータ書込み時、及びQシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックは第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックは第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際のデータ読出し時、シンボルクロックは第1カウンタに入力し、フレ−ムクロックは第2カウンタに入力するメモリアドレス発生装置。 - M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの誤り訂正符号が付加され、((M+P)×N)シンボルの誤り訂正情報ブロックが構成され、各行がKフレームで構成され、各フレームはL分割され、分割場所にバーストエラー検出シンボルが挿入され、バーストエラー検出シンボルは、列方向に(M+P)/JシンボルでK(L−1)×J組の誤り訂正符号系列を形成し、各フレームの先頭には同期信号が付加され、各フレームには(N/K)+(L−1)個のシンボルデータが含まれる情報データブロックが書込まれるメモリのメモリアドレス発生装置において、
第1カウンタと第2カウンタとを具備し、
第1カウンタの下位ビットの出力はカラムアドレスの下位ビットに接続され、
第2カウンタの下位ビットの出力はカラムアドレスの上位ビットに接続され、
第1カウンタの上位ビットの出力はロウアドレスの下位ビットに接続され、
第2カウンタの上位ビットの出力はロウアドレスの上位ビットに接続され、
同一行のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックは第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックは第1カウンタに入力し、同一列のデータを指定していくデータ書込み時、シンボルクロックは第1カウンタに入力し、フレ−ムクロックは第2カウンタに入力するメモリアドレス発生装置。 - M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの誤り訂正符号が付加され、((M+P)×N)シンボルの誤り訂正情報ブロックが構成され、各行がKフレームで構成され、各フレームはL分割され、分割場所にバーストエラー検出シンボルが挿入され、バーストエラー検出シンボルは、列方向に(M+P)/JシンボルでK(L−1)×J組の誤り訂正符号系列を形成し、各フレームの先頭には同期信号が付加され、各フレームには(N/K)+(L−1)個のシンボルデータが含まれる情報データブロックが書込まれるメモリのメモリアドレス発生装置において、
第1カウンタと第2カウンタと補正用加算器とを具備し、
第1カウンタの下位ビットの出力はカラムアドレスの下位ビットに接続され、
第2カウンタの下位ビットの出力はカラムアドレスの上位ビットに接続され、
第1カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの下位ビットに接続され、
第2カウンタの上位ビットの出力は補正用加算器を介してロウアドレスの上位ビットに接続され、
同一行のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックは第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックは第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、シンボルクロックは第1カウンタに入力し、フレ−ムクロックは第2カウンタに入力するメモリアドレス発生装置。 - M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの、各行にQシンボルの誤り訂正符号が付加されてなる((M+P)×(N+Q))シンボルの誤り訂正情報ブロックが書き込まれるメモリのメモリアドレス発生方法において、
同一行のデータを指定していくデータ書込み時、及びQシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックを第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックを第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、及びPシンボル誤り訂正処理を行う際のデータ読出し時、シンボルクロックを第1カウンタに入力し、フレ−ムクロックを第2カウンタに入力し、
第2カウンタの最下位ビットの出力をカラムアドレスの最下位ビットに直接接続し、
第2カウンタの2番目の下位ビットの出力をカラムアドレスの2番目の下位ビットに補正用加算器を介して接続し、
第1カウンタの下位ビットの出力をカラムアアドレスの上位ビットに接続し、
第2カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの下位ビットに接続し、
第1カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの上位ビットに接続するメモリアドレス発生方法。 - M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの誤り訂正符号が付加され、((M+P)×N)シンボルの誤り訂正情報ブロックが構成され、各行がKフレームで構成され、各フレームはL分割され、分割場所にバーストエラー検出シンボルが挿入され、バーストエラー検出シンボルは、列方向に(M+P)/JシンボルでK(L−1)×J組の誤り訂正符号系列を形成し、各フレームの先頭には同期信号が付加され、各フレームには(N/K)+(L−1)個のシンボルデータが含まれる情報データブロックが書込まれるメモリのメモリアドレス発生方法において、
同一行のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックを第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックを第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、シンボルクロックを第1カウンタに入力し、フレ−ムクロックを第2カウンタに入力し、
第1カウンタの下位ビットの出力をカラムアドレスの下位ビットに接続し、
第2カウンタの下位ビットの出力をカラムアドレスの上位ビットに接続し、
第1カウンタの上位ビットの出力をロウアドレスの下位ビットに接続し、
第2カウンタの上位ビットの出力をロウアドレスの上位ビットに接続するメモリアドレス発生方法。 - M行×N列で構成される(M×N)データシンボルの情報データブロックに対して各列にPシンボルの誤り訂正符号が付加され、((M+P)×N)シンボルの誤り訂正情報ブロックが構成され、各行がKフレームで構成され、各フレームはL分割され、分割場所にバーストエラー検出シンボルが挿入され、バーストエラー検出シンボルは、列方向に(M+P)/Jシンボルで(L−1)×J組の誤り訂正符号系列を形成し、各フレームの先頭には同期信号が付加され、各フレームには(N/K)+(L−1)個のシンボルデータが含まれる情報データブロックが書込まれるメモリのメモリアドレス発生方法において、
同一行のデータを指定していくデータ書込み時、及びPシンボルの誤り訂正処理を行う際の読出し時、各シンボルの位置を指定するためのシンボルクロックを第2カウンタに入力し、各シンボルの行位置を指定するためのフレームクロックを第1カウンタに入力し、
同一列のデータを指定していくデータ書込み時、シンボルクロックを第1カウンタに入力し、フレ−ムクロックを第2カウンタに入力し、
第1カウンタの下位ビットの出力をカラムアドレスの下位ビットに接続し、
第2カウンタの下位ビットの出力をカラムアドレスの上位ビットに接続し、
第1カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの下位ビットに接続し、
第2カウンタの上位ビットの出力を補正用加算器を介してロウアドレスの上位ビットに接続するメモリアドレス発生方法。
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JP2009211209A (ja) * | 2008-02-29 | 2009-09-17 | Toshiba Corp | 半導体記憶装置、その制御方法、および誤り訂正システム |
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