JP2006053442A - マトリクス駆動回路及びこれを用いた液晶表示装置 - Google Patents
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Abstract
【課題】 アーチファクトの発生を予防しつつ消費電力を削減する。
【解決手段】 各画素を交流駆動するマトリクス駆動方法。一方の極性の1以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性の1以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させてフレーム期間を構成する。第1半ブロックでは、画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、第2半ブロックでは、一方の行電極に空間的に隣接する当該他方の行電極が選択され、ブロック期間を単位とする視覚的アーチファクトを軽減するよう1のフレーム期間における第1半ブロック内の行電極選択順序及び第2半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる。
【選択図】 図24
【解決手段】 各画素を交流駆動するマトリクス駆動方法。一方の極性の1以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性の1以上の行電極の画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させてフレーム期間を構成する。第1半ブロックでは、画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、第2半ブロックでは、一方の行電極に空間的に隣接する当該他方の行電極が選択され、ブロック期間を単位とする視覚的アーチファクトを軽減するよう1のフレーム期間における第1半ブロック内の行電極選択順序及び第2半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる。
【選択図】 図24
Description
本発明は、広くマトリクス駆動方法、そしてマトリクス駆動回路並びにこれを用いた液晶表示装置に関する。本発明は特に、液晶表示装置等で用いられる交流駆動法に準拠したマトリクス駆動方法、回路及びこれを用いた表示装置に関する。
従来より、アクティブマトリクス型液晶表示装置の多くには、いわゆる交流駆動法が適用されている。この手法は、液晶を直流電圧で長時間駆動すると当該液晶の材料物性が変化しその抵抗率が減少するなどの劣化現象への対抗策であり、液晶に印加する駆動電圧の極性をフレーム毎に反転させるものである。より詳しい基本的な動作は、非特許文献1などに開示されている。
かかる交流駆動法においては、その駆動電圧の極性反転周波数がフレーム周波数の1/2になることで基本的にはフリッカが生じるところ、極性反転を画面内で空間的にかつ時間的に平均化することで、その光学応答リップルの基本波成分をフレーム周波数相当以上のものとし、フリッカ(可視性フリッカ)が生じないようにしている。より具体的には、任意の1画素に対してその隣接画素(又は隣接の画素行若しくは画素列)の駆動電圧極性を異ならせ、さらにフレーム毎にそれらの極性を反転することが行われている。
この従来技術では、駆動電圧の極性反転レートが高く、これに起因して、駆動回路は消費電力を多大に要する傾向がある。これに対し交流駆動の形態を維持しつつ省電力化を図ったものとして、本願と同一の出願人により出願された特許文献1がある。これによる駆動方法は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、1の行電極に対応する画素電圧群とこれと同一の極性を呈させるべき他の行電極に対応する画素電圧群との供給タイミングを時系列上連続させるとともに、当該1の行電極及び他の行電極についての画素電圧群の各供給タイミングに応答してその対応する行電極をアクティブにするようにしている。
特許文献1においては、このようにすることにより、時間軸上の画素電圧の極性反転レートを低下させながら、画面における空間的な画素電圧の極性の反転形態を従来通りの交流化パターンに維持し、消費電力の削減を達成している。
書籍「液晶ディスプレイ技術−アクティブマトリクスLCD−」,松本正一著,1997年11月14日第2刷・産業図書株式会社発行,第69頁ないし第74頁 特開2003−114647(特に、特許請求の範囲の欄、図2及び図3並びに段落番号[0031]ないし[0059]参照)
書籍「液晶ディスプレイ技術−アクティブマトリクスLCD−」,松本正一著,1997年11月14日第2刷・産業図書株式会社発行,第69頁ないし第74頁
しかしながら、上記従来の技術においては、例えば画面全体を均等な、あるグレー黒表示にしようとしても、相対的に明と暗との横ストライプが交互に繰り返し画面全体に現れる表示不具合が生じたり、さらに一方の極性で駆動される行電極とこれに隣接する他方の極性で駆動される行電極との組毎に画面の垂直方向において漸減又は漸増する輝度を呈する表示不具合が生じることが判明した。特に後者の表示不具合は、同一極性で駆動させる行電極の数を増やそうとしたときには大きな問題となる。なお、以下では上述した表示不具合をアーチファクトと呼び、前者をライン間アーチファクト、後者をブロック内アーチファクトと呼ぶ。請求項の記載についても同様とする。
(目的)
(目的)
本発明の主たる目的は、上述したアーチファクトの発生を予防しつつ消費電力を削減することのできる交流駆動法に準拠したマトリクス駆動回路及び液晶表示装置を提供することにある。
本発明の他の目的は、メモリ等の電子回路技術を活用して消費電力を削減し得る交流駆動法の多様化に寄与することのできるマトリクス駆動方法及び回路並びにこれを用いた液晶表示装置を提供することである。
上記目的を達成するため、本発明の第1の態様は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成するとともに、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、前記第1半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第2半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するよう1のフレーム期間における前記第1半ブロック内の行電極選択順序及び前記第2半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる、マトリクス駆動方法としている。
このようにすることにより、第1及び第2半ブロックにおいて選択される行電極の画素が呈する所期値からの輝度変化パターンがフレームが替わる度に変えられるので、ブロック毎のアーチファクトを視認し難くすることができる。しかも、画面における空間的な画素電圧の極性の反転形態の交流化パターンの維持及び時間軸上の画素電圧の極性反転レートの低下による消費電力の削減を同時に達成することができる。
この態様において、1のフレーム期間における前記第1及び第2半ブロックと他のフレーム期間における当該対応する半ブロックとで行電極選択順序を逆にすることができる。これにより、第1及び第2半ブロックにおいて選択される行電極の画素が呈する所期値からの輝度変動パターンにおける増加又は減少傾向がフレームが替わる度に逆の傾向に変えられ、またフレームが替わる度に当該輝度変動パターンにおける最大値及び最小値のライン位置が変わるので、ブロック毎のアーチファクトをより視認し難くすることができる。
また、少なくとも2つのフレーム期間において、前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間とこれに対応しかつ前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間とが存在するものとしたり、1のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間のみが用いられ、他のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間のみが用いられるものとすることもできる。これにより、より確実にアーチファクトの視認性を低下させることができる。
上記目的を達成するため、本発明の第2の態様は、表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成し、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、前記第1半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第2半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するようフレーム期間において前記第1及び第2半ブロック内の行電極選択順序をブロック期間毎に昇順と降順とで切り替える、マトリクス駆動方法としている。
このようにすることにより、例えば、あるブロックにおいて選択される行電極の画素が呈する所期値からの輝度変化パターンが最小輝度から最大輝度への上昇傾向だったものに対し、次のブロックにおいて当該輝度変動を最大輝度から最小輝度への下降傾向とするので、フレーム内でブロックとブロックと境界部分の輝度変化を緩やかなものとすることができ、ブロック毎のアーチファクトを目立たなくすることができる。
この態様において、フレーム期間内に前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間と前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間とが混在するものとすることができる。これにより、より確実にアーチファクト低減効果を奏させることができる。
また、1のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされた昇順ブロック期間と前記第1及び第2半ブロック内の行電極選択順序が共に降順とされた降順ブロック期間とが交互に用いられ、他のフレーム期間において前記昇順ブロック期間に対応するブロック期間における前記第1及び第2半ブロック内の行電極選択順序が共に降順とされ前記降順ブロック期間に対応するブロック期間における前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされるものとすることにより、フレームが替わると、輝度変化パターンの山と谷が逆転することになるので、さらにアーチファクトを目立たなくすることができる。
上記各態様において、各行電極においてその駆動極性が前記一方の極性になる頻度と前記他方の極性になる頻度とが略等しくなるように、連続する第1ないし第4のフレーム期間において、前記第1のフレーム期間に規定される行選択パターンを第3及び第4フレーム期間の一方に用い、前記第2のフレーム期間に規定される行選択パターンを第3及び第4フレーム期間の他方に用い、これら第1ないし第4のフレーム期間の繰り返しにより又は前記第1ないし第4のフレーム期間を含むフレーム期間系列によって前記画像を形成する、という形態にすることができる。こうすることによって、各行電極において呈される一方と他方の極性のバランスがとれ、画像表示動作の継続により各行電極がどちらかの極性の電位に偏ってしまうことを回避することが可能となる。
また、各ブロック期間内で選択される行電極の数は、1のフレーム期間と他のフレーム期間とで異なるものとすることにより、当該輝度変化パターンの変化周期をフレームが替わる度に変えることができるので、アーチファクトの平均化がなされこれを視認しづらくすることができる。
さらに、選択される行電極の数が他のブロック期間と異なる特異ブロック期間を含む特定フレーム期間を、1フレーム又は所定数フレーム期間おきに用いるものとしてもよい。これにより、特定フレーム期間では他のフレーム期間に対し当該輝度変化パターンが当該特異ブロック期間の存在のためにシフトされることになり、アーチファクトの平均化及びその視認性の低下を図ることができる。この形態においては、前記特異ブロック期間は、フレーム期間における先頭ブロック期間として用いられるものとすることにより、確実にその所期の効果を得ることができる。
また、上記各態様及び形態においては、1のフレーム期間において前記ブロック期間内で先行する半ブロックにおいて選択される行電極は、次のフレーム期間において前記ブロック期間内で後続する半ブロックにおいて選択される行電極とされるものとすることができる。これにより、上述した横ストライプのアーチファクトをも軽減することが可能となる。
以下、上記態様その他の本発明の実施の形態を、実施例に基づき添付図面を参照して詳しく説明する。
図1は、本発明の一実施例による液晶表示装置におけるマトリクス駆動回路の概略的構成を示している。
図において、このマトリクス駆動回路10は、所定の表示領域内に画素駆動用能動素子として例えば電界効果型の薄膜トランジスタ(TFT)21が各画素に対応して配置されたアクティブマトリクス型液晶表示(LCD)装置の表示パネル20を駆動するように構成されている。
表示パネル20において、TFT21はY行X列のマトリクス状に配列され、TFT21のゲート電極は、行毎に当該表示領域を横すなわち水平方向に平行に走るゲートバスライン(以下、ゲートラインと略称する)に接続され、TFT21のソース電極は、列毎に当該表示領域を縦すなわち垂直方向に平行に走るソースバスライン(以下、ソースラインと略称する)に接続される。TFT21のドレイン電極は、個々に画素電極23に接続される。
表示パネル20はさらに、画素電極23に対向し間隙をもって配される共通電極25を備えている。かかる間隙には、図示せぬ液晶媒体が封入されており、共通電極25は、ここでは当該表示領域の全域にわたり延在している。TFT21は、ゲートラインを通じて供給される行電極信号としてのゲート信号により行毎に選択的にオンとなる一方、オンとされた各TFTに対してソースラインを通じて供給される列電極信号としてのソース信号のレベルにより表示すべき画素情報に応じた駆動状態にさせられる。画素電極23には、かかる駆動状態に応じた電位がそのドレイン電極により与えられる。この画素電極電位と共通電極25に供給される電圧レベルとの差によって定まる強度の電界により、液晶媒体の配向が画素電極毎に制御される。よって液晶媒体は、画素毎にその画素情報に応じて図示せぬバックライトシステムからの背面照射光や正面側からの外光を変調することができる。かかる液晶表示パネルの基本的構成に関する詳細は、種々様々な文献で周知であるので、ここではこれ以上の説明はしない。
駆動回路10は、その前段回路であるタイミング制御及び電圧生成回路30と、画像データ記憶用メモリ40と、列駆動手段としてのソースドライバ50と、行駆動手段としてのゲートドライバ60とを備える基本構成を有する。
タイミング制御及び電圧生成回路30は、図示せぬ信号供給手段からの赤(R),緑(G)及び青(B)用の各画像データ信号“data”、ドットクロック信号CLK及び水平及び垂直同期信号を含む同期信号Syncを受信し、当該画像データ信号をメモリ40に転送するとともに、クロック信号CLK及び同期信号Syncに基づいて、メモリ40を制御するためのメモリ制御信号Mcと、ソースドライバ50を同期動作させるラッチ信号Stと、ゲートドライバ60を制御するための制御信号Gcとを生成する。この回路30はまた、表示パネル20における共通電極25に供給するための電圧信号Vcomを生成する。回路30は他にも、ソースドライバ50及びゲートドライバ60において用いられる基準電圧等を生成し供給するが、本例では簡明とするために説明を省略する。
メモリ40は、回路30からのR,G,Bの画像データ信号を受信しそれらを水平走査期間毎に順次各々の色について記憶するとともに、回路30からのメモリ制御信号に基づいて、後述する本発明特有のデータ処理(時系列操作処理)を施す。かかるデータ処理の施された画像データ信号“data′”は、ソースドライバ50に転送される。
ソースドライバ50は、R,G,Bの画像データ信号各々についてのディジタル−アナログ変換器を有しており、各色の画像データ信号は水平走査期間毎にアナログ変換され、1つの水平走査期間において表示すべき画素情報片群(すなわち1ライン分の画素情報)を担う画素信号群が各色につき生成される。これら画素信号は、ソース信号として次の水平走査期間が到来するまで保持されるとともに、対応するソースラインに供給される。なお、ソースドライバ50に供給されるラッチ信号Stが、アナログ変換やソースラインへの電圧供給等の表示動作における水平走査期間その他の必要なタイミングの基礎を担っている。
ゲートドライバ60は、回路30からの制御信号Gcに応じた形態にて、表示パネル20におけるゲートラインを選択的にアクティブにすべく、例えば所定の高電圧をバスラインに選択的に供給する。アクティブにされたゲートバスラインは、対応する各TFTをオン状態にしこれらTFTに供給されるソース信号による当該1ライン分のTFTの同時駆動を可能とする。これにより、アクティブにされたゲートラインに対応する行の画素が同時に上記1ライン分の画素情報に応じて光学変調されることになる。なお、回路30からの制御信号Gcによるゲートドライバ60の制御形態の詳細は後述される。
次に、駆動回路10の動作を説明するが、本実施例特有の動作を説明する前に、本実施例の基礎をなす技術による動作の一例を先ず説明する。
図2は、後者基礎技術による駆動回路10の動作を概略的に示している。ここで示されるように、画像データ信号“data”は、表示パネル20の表示領域における上の行から下の行へとライン番号がインクリメントされる場合に、フレーム期間の開始から1番目のラインの画素データ,2番目のラインの画素データ,3番目のラインの画素データ,…という順序でメモリ40に転送されて来る。このような線順次の画像データ列信号は、メモリ40において、その転送されて来る順番で(すなわち線順次のまま)ライン毎に記憶される。
メモリ40は、このように記憶された画像データ信号を回路30からの制御信号Mcに基づいて時系列操作処理を施しつつ読み出す。基礎技術も、後に説明される種々の本発明による実施例によるものも、図3に示されるようないわゆる行間交流駆動を指向する。この駆動においては、この図の(a)に示されるように、画像の1フレーム期間における画面内では、例えば1番目のライン(行)の画素については負極性に駆動し、2番目のラインの画素については正極性に駆動し、3番目のラインの画素については負極性に駆動し、…という形で、1行毎に交番する極性分布を呈する。また、次のフレーム期間においては、同図(b)に示されるように、1番目のラインの画素については正極性に駆動し、2番目のラインの画素については負極性に駆動し、3番目のラインの画素については正極性に駆動し、…という交番極性分布を維持するものの、それぞれの行は前のフレームとは異なる極性で駆動する。そしてこの(a)の駆動パターンと(b)の駆動パターンとの交互の繰り返しの形態によって行間交流駆動が達成される。図3に示される画面内の空間的極性反転分布自体は上記非特許文献1などで知られており、このような画面内における各画素の空間的な極性反転態様を実現するのに、当該画面の上から下に順番に各行を選択しつつ、例えばその選択した行に対応する極性の画素データをソースドライバに供給するものである。
本発明による実施例及びその基礎技術においては、画面の上から下に順番に各行を選択するのではなく、同一極性とすべき画素行を時系列的に連続させて選択し、ソースドライバ50はその選択された行及びその行に課された極性に従って対応の画素データからアナログのソース信号への変換をなす。そして電圧生成回路30も、かかる課された極性に適合するような極性で共通電極25の印加電圧Vcomを生成する。図3から分かるように、奇数番目のラインの画素は、フレーム期間が替わっても互いに同極性に駆動されるべきものであり、同様に、偶数番目のラインの画素も、フレーム期間が替わっても互いに同極性に駆動されるべきものである。基礎技術においては、基本的に、図2に示されるように、“data”系列における奇数番目の3つのラインの画素データを、連続するラインの画素データとなるように、また偶数番目の3つのラインの画素データを、連続するラインの画素データとなるように、時間軸上で移し替えている(破線矢印及び実線矢印参照)。これにより、“data′”系列のように、いずれも一方の極性(例えば+)に駆動される偶数番目のラインの画素データが3ライン分時系列上連続し、これに続きいずれも他方の極性(−)に駆動される奇数番目のラインの画素データが3ライン分時系列上連続する。なお、図2は、データ系列“data”と “data′”との間に実時間上の関連性を持たせておらず、簡明とするために主として視覚的に理解できるようにその移し替えの様子を示したものである。
このような時系列上の画素データの移し替え又は配置替え操作を行うことにより、結果的にフレーム期間の開始から2番目(+),4番目(+),6番目n(+),1番目(−),3番目(−),5番目n(−),…というライン順の画像データ系列“data′”を得る。この操作をなすために、メモリ40は、各ラインの画素データを上述したように時系列上で配置換えするようにその読出制御がなされる。ソースドライバ50は、ラッチ信号Stすなわちここでは水平走査期間の周期で有意になるレベルを呈するタイミング信号に基づき、その有意レベルへの変化に応答してメモリ40からの1ライン分の画素データの更新出力をなす。
図2に示されるソース信号Ssigは、かかる配置換え後の画素データに基づいたものであってソースラインの任意の1つにおいて観測されるものである。ここでは例として画面全体で同じグレー表示をなす際におけるレベルVd又は−Vd(すなわち、ノーマリホワイトタイプの液晶表示パネルで黒表示であればVd又は−Vdの最大値)が、ソース信号Ssigのレベルとして示されている。ソース信号Ssigは、極性を同じくする3ラインの画素データの組に基づいているために、3水平走査周期(3H)毎に反転する。上記共通電極25に供給される電圧Vcomも、駆動すべき極性に応じて回路30により3水平走査周期毎に反転する交流電圧とされており、ソース信号Ssigはこのような交流電圧に適合するグレーレベルを呈するようソースドライバ50により生成される。
ゲートドライバ60は、上述の如く選択されるラインに対応するゲートラインをアクティブにするスキャン動作を行う。すなわち、ゲートドライバ60は、タイミング制御回路30からの制御信号Gcに基づき、フレーム期間の開始から2番目(+),4番目(+),6番目n(+),1番目(−),3番目(−),5番目n(−),…というライン順でゲートラインをアクティブにするためのゲート制御信号を発生する。図2では、この様子を制御信号Gcの内容を模式化する形で示しており、ここで示される番号に対応するゲートラインをアクティブにするゲート制御信号が発生されることを意味している。
次の第2フレームでは図3の(b)の空間的極性分布を実現するために、極性を替えて、フレーム期間の開始から2番目(−),4番目(−),6番目n(−),1番目(+),3番目(+),5番目n(+),…というライン順でゲートラインがアクティブにされ、これに対応するソース信号が生成出力されることとなる。
以上のような動作によれば、同極性とすべき各ラインについての画素情報供給及びスキャンを時間軸上連続させる時系列操作処理が行われるので、ソース信号Ssig及び共通電極に印加される電圧Vcomの反転周期を長く、したがって周波数を低くすることができる。これにより、図3に示されるような画面内における画素駆動の極性反転分布を維持したまま駆動エネルギすなわち消費電力を削減することが可能となる。
これに対して本発明者は、以上述べた基礎技術では表示画像の品質に問題が生じうることを見出し、この問題を克服するようさらに改良を加えて後述の実施例を実現した。問題の1つは、例えば顕著な例として画面全体を均等なグレー表示にしようとすると、奇数番目の行の画素と偶数番目の行の画素とで輝度の差が生じ、相対的に明と暗との横ストライプが交互に繰り返し画面全体に現れるアーチファクト(ライン間アーチファクト)である。2つ目は、同例において連続的に駆動される奇数番目の複数ラインのセット(例えば第1,第3,第5ライン)及びこれに隣接し連続的に駆動される偶数番目の複数ラインのセット(例えば第2,第4,第6ライン)とからなるブロック(図2において示される6Hのブロック)毎に、画面上当該ブロックの垂直方向(ライン直交方向)において漸減又は漸増する輝度を呈するアーチファクト(ブロック内アーチファクト)である。
いずれのアーチファクトも、概して画素電極に呈されるべき所期の電位が何らかの影響を受けて変動したことに起因するものであり、特に画素電極の周辺に形成される容量及び寄生容量を介した電位変動によるところが大きいと判断される。そこで本発明者らは、次のような解析をした。
図4は、表示領域において任意に選んだ上下に隣接する2つの画素電極P1,P2及びその周辺構成要素の概略的構成並びにこれらに形成される容量及び等価容量を表している。
表示領域においては、表示領域の横方向にそれぞれ走る複数のゲートラインと表示領域の縦方向にそれぞれ走るソースラインとが平面図上互いに直交する形で配列されている。画素電極は画素毎に設けられており、この画素電極に対し個々に表示すべき画素情報に応じた電位付与をなすためのTFT21が画素電極毎に設けられている。ゲートラインはTFT21のゲート電極が接続され、ソースラインは当該TFT21のソース電極が接続される。TFT21のドレイン電極は、画素電極に接続される。ここに示した画素電極P1,P2は、ゲートラインGy,Gy+1,Gy+2とソースラインSx,Sx+1とにより画定される2つの領域内に又は同領域に対応づけて形成される。表示領域においてはまた、各画素電極により形成される主たる容量(CLC)とともに表示用に使われる蓄積容量(いわゆるストレージキャパシタ)Ccsが画素毎に形成されており、これら蓄積容量は、表示領域の横方向に延在するバスライン(以下、Csラインと呼ぶ)により共通接続されている。
かかる構成において、画素電極周辺には主として次の容量が形成されると考えられる。
CLC:画素電極と共通電極(図1に示される電極25)との間に形成される容量
Cgbnext:画素電極と当該画素電極を駆動するためのゲートラインの前に配置されるゲートラインとの間に形成される容量
Ccs:上記蓄積容量(画素電極とCsラインとの間に形成される容量)
Cs-pixelL:画素電極とその画素電極に接続されるTFTのソース電極が接続されるソースライン(図4では画素電極の左側のソースライン)との間に形成される容量
Cs-pixelR:画素電極と上記ソースライン以外の隣接ソースライン(図4では画素電極の右側のソースライン)との間に形成される容量
CsdTFT:TFTのソース電極とドレイン電極との間に形成される容量
Cg-pixel:画素電極とその画素電極に接続されるTFTのゲート電極が接続されるゲートライン(図4では画素電極の下側のゲートライン)との間に形成される容量
CgdTFT:TFTのゲート電極とドレイン電極との間に形成される容量
Cdd:画素電極と当該画素電極を駆動するためのゲートラインの前と後に配置されるゲートラインにより駆動される(上下)画素電極との間に形成される容量
なお、図4では、画素電極P1に関するものと画素電極P2に関するものとを区別するための添え字を上記各容量を表す記号に付して示しているが、かかる区別を要しない場合は適宜その添え字を省略して説明する。
上述した例に従えば、図2から分かるように、ソース信号Ssig及び共通電極信号Vcomは、フレームの開始から少なくとも1ライン分の一方の極性の駆動期間とこれに続く少なくとも1ライン分の他方の極性の駆動期間とを繰り返している。この連続する2つの期間のペアを以下ではブロックと称する。言い換えると、ソース信号Ssig及び共通電極信号Vcomは、フレームの開始からブロック毎に一方と他方の2つの極性を呈し、ブロック前半において一方極性、ブロック後半において他方極性をそれぞれ3ライン分又は1ライン分持続させている。また、第1フレームにおいてブロック前半及び後半に規定されたソース信号Ssig及び共通電極信号Vcomの極性は、第2フレームにおいてそれぞれ逆の極性とされる。Csラインには、共通電極信号Vcomと同様にレベル変化する信号が供給される。これにより、CLCと同様の機能を蓄積容量Csにも持たせ、画素情報の保持能力を倍加させることが可能となる。
[画素電極の電位変動の考え方]
[画素電極の電位変動の考え方]
図4に示されるような画素電極及びこれに形成される各種容量の関係を書き直すと、図5のようになる。例えば画素電極P1には、上述したCLC,Cgbnext,Ccs,…,Cddの容量の一端が結合し、これら容量それぞれの他端においてはそれぞれの電位VLC,Vgbnext,Vcs,…,Vddが与えられることになる。画素電極P1における電位をV1とすると、画素電極P1の総電荷Q1は、
Q1=CLC(V1−VLC)+Cgbnext(V1−Vgbnext)+Ccs(V1−Vcs)+…+Cdd(V1−Vdd)
…(1)
である。
…(1)
である。
ここで、VddがVdd′に変化した場合、その時の画素電極P1の総電荷をQ1′とし、またこの変化に伴って画素電極P1の電位がV1′に変化したとすると、
Q1′=CLC(V1′−VLC)+Cgbnext(V1′−Vgbnext)+Ccs(V1′−Vcs)+…+Cdd(V1′−Vdd′)
…(2)
となる。
…(2)
となる。
電荷保存則により、Q1′=Q1であり、Q1′−Q1=0である。したがって、上記2つの式から、
(CLC+Cgbnext+Ccs+…+Cdd)(V1′−V1)+Cdd(Vdd−Vdd′)=0
…(3)
を導くことができる。
よって、Cddの端部電位VddがVdd′に変化したときの画素電極P1の電位変化分V1′−V1は、
…(3)
を導くことができる。
よって、Cddの端部電位VddがVdd′に変化したときの画素電極P1の電位変化分V1′−V1は、
V1′−V1={Cdd/(CLC+Cgbnext+Ccs+…+Cdd)}×(Vdd′−Vdd)
…(4)
となる。
…(4)
となる。
ここで、Ctotal=CLC+Cgbnext+Ccs+…+Cddとおき、また、V1′−V1はVddがVdd′に変化したことによる画素電極P1における所望の電圧V1に対する変動分であるが、電圧ロスをVlossとし、V1′=V1−Vlossとおくと、
Vloss=−(V1′−V1)=(Cdd/Ctotal)×(Vdd−Vdd′)
…(5)
となる。このことから、外乱電位変動分に相当するVdd−Vdd′により画素電極P1が受ける電圧ロスは、Vdd−Vdd′に、画素電極P1に結合する容量の総和の値(Ctotal)に対する当該外乱電位変動の生じた容量(Cdd)の値の比(Cdd/Ctotal)を乗ずることによって求められることが分かる。外乱電位変動を生じうる他の容量についての画素電極の電圧ロスも同様に求められる。
…(5)
となる。このことから、外乱電位変動分に相当するVdd−Vdd′により画素電極P1が受ける電圧ロスは、Vdd−Vdd′に、画素電極P1に結合する容量の総和の値(Ctotal)に対する当該外乱電位変動の生じた容量(Cdd)の値の比(Cdd/Ctotal)を乗ずることによって求められることが分かる。外乱電位変動を生じうる他の容量についての画素電極の電圧ロスも同様に求められる。
なお、実際には1の画素電極に対し上下2つの隣接画素電極が存在するので、当該1の画素電極が当該隣接画素電極によりどのような電位変動の影響があるかを考えるときには、これら隣接画素電極両方のCddすなわち2Cddを反映させなければならない。したがって、上記式(5)は、
Vloss=−(V1′−V1)=(2Cdd/Ctotal)×(Vdd−Vdd′)
…(6)
と書き改められる。
[Cddの影響の考察]
…(6)
と書き改められる。
[Cddの影響の考察]
図2の基礎技術による例では、ブロック内で偶数ラインの画素を駆動した後に奇数ラインの画素を駆動する形態が採られている。ここで画素を駆動するとは、当該画素の画素電極に表示すべき画素情報に応じた電位を付与することを意味し、以下では適宜、画素若しくは画素電極又はラインに情報を書き込む、又はこれらの書き込みをする、という表現又はこれに実質的に等しい表現を用いる。すなわち、基礎技術においては、ブロックにおいて先に偶数ラインに画素情報が書き込まれその後に奇数ラインに画素情報が書き込まれる。ブロック内における偶数ラインと奇数ラインとは互いに空間的に隣接しているので、ブロック内で先に書き込まれたライン(以下、先書ラインと言う。例えば第2,第4,第6ライン)の画素電極は、後に書き込まれるライン(以下、後書ラインと言う。例えば第1,第3,第5ライン)の書き込みによるCdd末端電位変化の影響を受け、当該影響を受けた状態は次のフレームで当該先書ラインに再度書き込みがなされるまで、したがってほぼ1フレームにわたり続くことになる。当該先書ラインの画素電極にとっては、その上下に隣接する後書ラインの画素電極に与えられた電位Vdが−Vdに変化したこと(図2参照)が外乱電位変動となり、これがCddを介して当該先書ラインの画素電極に電位変動をもたらすことになる。
一方、後書ライン(第1,第3,第5ライン等)は、その書き込まれた所期の状態が次のフレームで先書ライン(第2,第4,第6ライン等)が新たに書き込まれるまで、したがってほぼ1フレームにわたって持続する。後書ラインは、同ブロック内の隣接する先書ラインが次のフレームにおいてブロック前半で書き込まれた時に当該先書ラインの書き込みによるCdd末端電位変化の影響を受けるものの、直後のブロック後半において直ぐに新たな画素情報が書き込まれるので、その影響はほぼ皆無に等しい。
ソースラインの電位は、図2に示されるように、ブロック前半からブロック後半へ切り替わるときにVdから−Vdに変化し、また、ブロック後半から次のブロック前半へ切り替わるときに−VdからVdに変化する。すなわち半ブロック毎にソースラインの電位が反転する。ソースラインは、全てのラインの書き込みに使われるので、一旦あるラインの書き込みがなされた後は、そのラインの画素電極は、次のフレームにおいて新たな書き込み(更新)がなされるまで、ソースラインの電位反転によるCsbpixelL,CsbpixelR,CsdTFTの各末端電位変化の影響を受けることになる。ある1つの書き込んだラインの画素電極がどの程度影響を受けるかは、そのラインの更新までに当該ラインの極性とは異なる極性の電位が他のラインについてソースラインに何回掛けられたか、すなわち逆極性駆動回数に拠る。なお、逆極性駆動回数だけを考慮に入れるのは、当該ラインの極性と同一極性の電位が他のラインについてソースラインに掛けられる場合は、変動を受けた画素電極電位と共通電極−ソースライン間電位差との差が小さいので、この場合による画素電極における電荷移動は極めて少ないと考えられるからである。
この点を考えるために、図6を参照する。図6は図2の例と同じ基礎技術による駆動形態を第1及び第2フレームの双方につきそれぞれ表形式で示したものである。左端の1から32までの行番号は表示領域において空間的に配されるライン番号を示し、上端には半ブロック毎のライン番号を示しており、縦に「2,4,6」,「1,3,5」,「8,10,12」,…で示される半ブロックの順に(図の左から右へ)時系列上半ブロック及びブロックが遷移していくことを示し、半ブロック内で示されたライン番号を上から下へ辿ることによりラインの選択順が分かる。一方極性駆動期間を担う前半ブロックと他方駆動極性駆動期間を担う後半ブロックとの境界は点線で示され、ブロック間境界は実線で示されている。選択されるラインに対応する表の欄には、該当の駆動極性に対応する種類の斜線にてハッチングが施されており、当該選択行が空間的に何処に位置するか、どちらの極性で駆動されるかが視覚的に分かるようになっている。
先ず、先書ラインの画素電極がソースラインの電位変化に対して受ける影響を考える。先書ラインは本例では偶数ラインである。図6を参照して偶数ラインを要素とする半ブロック「14,16,18」を代表例とすると、半ブロック単位でみたときには、この半ブロックに対しては、その次の半ブロック「13,15,17」などの奇数ラインを要素とする半ブロックのラインが書き込まれるときに逆極性の電位がソースラインに掛けられ、他の偶数ラインを要素とする半ブロックのラインが書き込まれるときには同極性の電位がソースラインに掛けられる。図6はこの様子を「逆」,「同」なる語で示しており、第2フレームにおいて同じ半ブロック「14,16,18」が到来する(したがってこの半ブロックのラインが更新される)までに、6つの半ブロックについての逆極性駆動がなされることが分かる。このうち、フレーム内で最終の半ブロックは1ラインしか含まないので、これらより、5×3+1×1=16で、逆極性駆動回数は16ラインであることが分かる。これは、表示に用いられる全ライン数(本例では32)の半分に等しい。但し、一般には全ライン数は偶数とは限らないので、全ライン数をNとしたときにInt(N/2)の値が逆極性駆動の回数に相当するとみなすことにしている。ここで用いた関数Int()は引数の値の整数部のみを答えとして導くものである。
かかる計算は、図6に示されるような第1フレームの当該半ブロック直後から第2フレームの同半ブロック直前までの期間Qfにおいて半フレーム単位で逆極性駆動回数を求めるものであるが、正確な回数を求めるにはこれに加え第2フレームにおける当該半ブロックにおける更新時の駆動を考慮に入れなければならない。第2フレームにおける半ブロック「14,16,18」の各ラインの画素電極は、第1フレームにおけるものとは異なる極性でソースラインから電位が順次掛けられる。第2フレームの当該半ブロック内では、第14ラインが先ず逆極性(−)にて書き込まれるが、この時第16及び第18ラインは依然として同極性のままである。この様子が図7に示されている。この書き込みは、第14ラインにとっては更新すなわち新しい画素情報による書き込みなので、対応の画素電極に所望の電位を掛けるものであって当該画素電極の電位エラーにはならない。しかしながら、第16及び第18ラインとしてはこの第14ラインが最初に逆極性になったことにより、この時点で第14ラインよりも1回分多く逆極性の電位がソースラインに印加されたことによる影響を受けることになる。
また、その後に図8に示されるように第16ラインが逆極性(−)にて書き込まれるが、この時も第18ラインは依然として同極性のままである。このとき第16ラインにとっては更新であり、電位エラーには至らないが、第18ラインとしてはこの第16ラインが先に逆極性になったことにより、この時点で第14ラインよりも2回分、第16ラインよりも1回分多く逆極性の電位がソースラインに印加されたことによる影響を受けることになる。
したがって、図9に示されるように第18ラインが第1フレームとは逆の極性(−)で書き込まれ当該半ブロックの更新が完了するまでに、すなわち当該半ブロックの更新期間中に当該3つのラインには逆極性駆動回数に違いが出ることになる。結局、第14ラインについては上記期間Qfにおける逆極性駆動回数の値そのものであるが、第16ラインについては1、第18ラインについては2を当該値に加えて得られる数を逆極性駆動回数としなければならない。半ブロック内で選択されるラインの順番をLで表すと、L−1の分だけ逆極性駆動回数が増えることになる。
以上の考察により、先書ラインの画素電極が受ける電圧ロスVloss_Csb_Fは、
となる。なお、Csbpixel=Cs-pixelL+Cs-pixelR+CsdTFTであり、式中、1/Nを乗じているのは、上記逆極性駆動回数を逆極性駆動の状況におかれる確率として扱うためである。
次に、後書ラインの画素電極がソースラインの電位変化に対して受ける影響を考える。後書ラインは本例では奇数ラインである。図6を参照して今度は奇数ラインを要素とする半ブロック「1,3,5」を代表例とすると、この半ブロックに対しては、その次の半ブロック「8,10,12」などの偶数ラインを要素とする半ブロックのラインが書き込まれるときに逆極性の電位がソースラインに掛けられ、他の奇数ラインを要素とする半ブロックのラインが書き込まれるときには同極性の電位がソースラインに掛けられる。上述と同様に、第2フレームにおいて同じ半ブロック「1,3,5」が更新されるまでに、5つの半ブロックについての逆極性駆動がなされることが分かる。このうち、フレーム内の最終の半ブロックは1ラインしか含まないので、これらより、4×3+1×1=13で、逆極性駆動回数は13ラインに相当する。これは、上記「先書ライン」の場合より3つ少ない。その理由は、第2フレームでは第1フレームに対して全画素が極性を変えて駆動されるので、図6に示されるように、第1フレームの当該半ブロック直後から第2フレームの当該半ブロック直前までの期間Qlにおいて第2フレームが同極性の駆動状態から始まるからである。したがって、Mを半ブロック内のライン数(但し、フレーム内最終ブロックの例外を除く)とすると、当該期間Qlにおいては、Int(N/2−M)の値が逆極性駆動の回数に相当するとみなされる。
そして上述と同様、正確な回数を求めるため、第2フレームにおける当該半ブロックの更新期間中の当該3つのラインの逆極性駆動回数に違いが考慮される。かかる違いについて、同じように半ブロック内で選択されるラインの順番を表したLを用いることができる。
ゲートラインの電位は、基本的にはTFTをオフとするためのレベルとTFTをオンとするためのレベルとの間で変化する。図2から推察されるように、ゲートラインに供給されるゲート信号は1Hの期間内でアクティブすなわちオンレベルとなるものであり、この短い期間のオンレベル変化を呈した後は次のフレームの対応の時期が到来するまで直流電圧的に長くオフレベルが持続する。一方、画素電圧の基準電位は共通電極電位なので、直流電圧が画素電極に所期電位からの電位変動をもたらしうる外乱電位変動を考えるときには、共通電極に印加される電位の変動を考えるべきである。すなわち、共通電極の電位がVcと0との間で振れるのに応じて変動するゲートラインの電位を考えると、ゲートラインは、当該共通電極電位の反転周期(本例では3H)毎にVc/2と−Vc/2との間で反転変動するものとみなすことができる。ゲートラインは、画素電極とCgb-pixel,CgdTFT,Cgbnextを介して結合しているので、一旦あるラインの書き込みがなされた後は、そのラインの画素電極は、次のフレームにおいて新たな書き込みがなされるまで、かかるゲートライン電位反転によるCgb-pixel,CgdTFT,Cgbnextの各末端電位変化の影響を受けることになる。ある1つの書き込んだラインがどの程度影響を受けるかは、主として、その更新までに当該ライン書き込み時の共通電極の極性とは異なる極性の電位が共通電極から何回掛けられたかに拠る。
この回数は、上述した逆極性駆動回数と同じものであり、また他の点についても同様の考え方で総合すると、先書及び後書ラインの画素電極がゲートライン電位変動により受ける電圧ロスVloss_Csb_F,Vloss_Csb_Lは、
となる。ここで、各式において乗ぜられているVcは、Vc/2−(−Vc/2)の結果である。
上述した各考察から、先書ラインの画素電極と後書ラインの画素電極とが所望の電位Vdから変動し最終的に収束する電圧Vactual_F,Vactual_Lは、次のようになる。
[アーチファクトの原因]
1.ライン間アーチファクト
1.ライン間アーチファクト
上記式(13),(14)は、先書ラインと後書ラインの画素電極の実際の電圧を表しており、これらに値の差があればその差がライン毎の輝度の差すなわちライン間アーチファクトを示すことになる。これをVloss(LbyL)とおくと、
となる。
上記式(7)及び(8)からも分かるように、先書ラインの画素電極の電位変動は、後書ラインの画素電極の電位変動よりも大きい。したがって、同じ輝度レベルで表示させようとしても、先書ラインの画素と後書ラインの画素とでは表示される輝度レベルに差が生じ、全画面グレー表示の場合には先書ラインの画素が後書ラインの画素よりも明るくなってしまうことになる。また、このように先書ラインの画素電極の電位変動が相対的に大きい点は、上記式(9)と(10)の関係、上記式(11)と(12)との関係からも分かる。何故なら、式(10),(12)における要素Int(N/2−M)の値は、式(9),(11)の対応する要素の値よりも小さくなることが明らかであり、式(10),(12)によって得られる値がそれぞれ式(9),(11)によって得られる値よりも小さいからである。
かくして基礎技術による交流駆動では、画面全域にわたり同じ輝度レベルで表示させようとしても、ライン毎に明暗の差が出るパターンが現れることになる。図10において実線で示される特性は、この様子を示しており、先書ライン(偶数ライン)は後書ライン(奇数ライン)よりも所望輝度(Vdに対応する輝度)から大きく外れた輝度を呈する。
2.ブロック内アーチファクト
2.ブロック内アーチファクト
ブロック内アーチファクトは、ブロックに対応するラインの表示画像において輝度のばらつきを生じさせ、ブロック毎にそのような輝度のばらつきを生じさせる要素に起因する。
上記式(13)及び(14)を見ると、この要素は(L−1)であることが分かる。すなわち、Lはブロック内で選択されるラインの順番を表すものであり、この数が大きくなるにつれ(したがって遅く書き込まれるラインほど)、両式ともに所望電位Vdから外れる値となる。
上記式(13)及び(14)を見ると、この要素は(L−1)であることが分かる。すなわち、Lはブロック内で選択されるラインの順番を表すものであり、この数が大きくなるにつれ(したがって遅く書き込まれるラインほど)、両式ともに所望電位Vdから外れる値となる。
かくして基礎技術(図6)による交流駆動では、画面全域にわたり同じ輝度レベルで表示させる場合、図10に示されるライン間アーチファクト成分を除去したとしても、概して図11に示されるようにラインの並びに対しブロック毎に最小値から最大値へ漸増する輝度変化が生じることとなる。この図から、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなり、本例の如き一貫した昇順のライン選択では、画面上空間的に垂直方向にブロック単位で漸増することが分かる。
ライン間アーチファクトを解消する技術自体は、特開2001−108964に記載されている。この従来技術は、例えば図10に示される高低交番レベルのパターンに対応する偏倚電圧を予め各ソースラインに掛けておくか、或いはソースラインへ供給される信号に当該偏倚電圧を重畳させることにより、ライン間の電位差を消失させアーチファクトを解消している。
なお、実際には、ライン間アーチファクトとブロック内アーチファクトとが合成されたアーチファクトが現れうるものであり、本発明においては個々のアーチファクトに留まらずこの合成アーチファクトの解消にも取り組んだものである。実施例1ないし3は、特開2001−108964に記載の技術に拠らないライン間アーチファクトの対策であり、実施例4ないし9は、実施例1ないし3の特徴を用いたブロック内アーチファクトの対策である。実施例4ないし9は、ここでは実施例1ないし3のライン間アーチファクト対策をも同時になすものとしているが、特開2001−108964に記載のライン間アーチファクト対策に代えてもよい。また実施例4ないし9に特有の技術事項自体は、ライン間アーチファクト対策の有無に拘わらず実現可能なものである。以下、上記考察に基づいて実現した本発明による実施例につき詳しく説明する。
ライン間アーチファクト対策の実施例について、図12を参照して説明する。
図12は、図2と同様の様式にて本実施例による駆動回路10によって行われる交流駆動の態様を示している。これによれば、第1フレームにおけるライン選択順及び極性の付与の仕方は図2の基礎技術の例と同じであるが、第2フレームにおいては異なる。すなわち、図2では第2フレームにおいても第1フレームと同じライン選択順であったが、本実施例では第1フレームで先書ラインとされていたものを第2フレームで後書ラインに替えるようにしている。図12から分かるように、第1フレームでは先頭ブロックにおいて第2,第4,第6ラインの次に第1,第3,第5ラインを選択しているのに対し、第2フレームでは先頭ブロックにおいて第1,第3,第5ラインの次に第2,第4,第6ラインを選択している。他のブロックにおいても同様に、第1フレームでは偶数ラインを先書ライン、奇数ラインを後書ラインとしているものを、第2フレームでは逆に奇数ラインを先書ライン、偶数ラインを後書ラインとしている。換言すれば、第1フレームのブロック前半とブロック後半の順序を第2フレームで逆にしている。
これにより、第1フレームで相対的に大きな電圧ロスの生じた先書ラインを第2フレームで相対的に小さな電圧ロスで済む後書ラインとして扱うことにより、第1フレームと第2フレームとの間に各ラインの電圧ロスの差により生じる輝度差を相殺させるような関係を持たせ総合的な電圧ロスの差により生じる視覚的不具合を低減することができる。第1フレームでの後書ラインについても、これとは逆の関係になるが、同様に電圧ロスの差により生じる視覚的不具合の相殺的効果が奏される。
かくして当該グレー表示時には、概して第1フレームでは図10に示されるような輝度パターンの画像とされ、第2フレームでは図13に示されるような反転輝度パターンの画像とされることにより、各ラインの平均表示輝度が概ね等しくなり、ライン間アーチファクトを消失させることが可能となる。
図14は、図6と同様の表形式にて本実施例による動作態様を示している。
本実施例は、上記実施例1を改良したものである。実施例1では、先書ラインと後書ラインとをフレームが替わる度に交換するものであったが、図14に示される内容を検討すると、一部の箇所において電圧ロスの低減効果が不十分になることが判明した。
いま、第2フレームの第6ラインと第7ラインとに着目すると、第6ラインは後書ラインとして駆動された後に第7ラインが先書ラインとして駆動される。このとき第6ラインは第7ラインに隣接しているので、第7ラインが書き込まれた時点で第6ラインが影響を受ける。すなわち第7ラインの画素電極は第6ラインの画素電極とCddを介して結合されているので第6ラインの画素電極に掛けられた所望電位は第7ラインの書き込みにより変動してしまうのである。第6ラインを後書ラインとして扱う理由は第6ラインが第1フレームで先書ラインとして扱われた結果大きな電圧ロスを生じたので第2フレームで電圧ロスの小さい後書ラインとして扱うためであるにもかかわらず、隣接する第7ラインの書き込みによって第2フレームでも大きな電圧ロスが生じているのである。したがって、第6ラインの画素電極は、どちらのフレームにおいても大きな電圧ロスを生じてしまい、これに対応する画素が局部的に著しく異なる輝度の表示をもたらす可能性がある。同様のことが、第12及び第13ライン、第18及び第19ライン、第24及び第25ライン、並びに第30及び第31ラインにおいても当てはまる。
これに対処すべくなされたのが本実施例であり、図15はその動作態様を示している。本実施例においては、第2フレームにおける第6ラインの駆動の時期をずらすようにしている。詳述すると、第2フレームの先頭ブロックにおいて第6ラインの選択をせず、次のブロックで第6ラインを選択し、第6ラインの選択の後はこれに続く偶数ラインを順次選択するようにしている。したがって、第2フレームの先頭ブロックの後半は2ラインしか選択しないことになる。
このようにすることにより、第1フレームにおいて先書ラインとして扱われたラインは全て、相対的に電圧ロスの少ない条件又は状況の下で後書ラインとして扱われるので、上述したような局部的に電圧ロスが倍加するような問題が解消されるのである。
同じ問題の解決手段として、図15の例を図16に示すように改変してもよい。図16は、当該改変例を示すものであり、第2フレームの先頭ブロックの後半における最初の後書ライン(偶数ライン)の選択タイミングをダミー(D)として扱い、その後の後書ラインを規定数に従い各ブロックに順次割り当てていくというものである。例えば実効表示領域のから外れた箇所に、第1ラインに隣接する予備ラインを設け、この予備ラインを第5ラインの後に選択し所定の極性で駆動する。本例では、第2フレームにおいて正極性駆動が行われる第1ラインに隣接するので、電圧ロスを一律に扱う理由から当該予備ラインは負極性で駆動するのが望ましい。
或いは、単に第5ラインの選択タイミングと第2ラインの選択タイミングとの間に1ライン分の時間間隔をおき、上記予備ラインによるものと等価な動作をするようにしてもよい。
本実施例は、実施例1及び2をさらに改良するものであり、最初にその改良のポイントにつき図17を参照する。
図17は、実施例1による動作において第1及び第2フレームにわたる各ラインの呈する極性分布状態を表したものである。各欄に付された「+」及び「−」はそれぞれ正極性及び負極性の駆動極性を示し、斜線が付されている欄はこのタイミングで極性反転し当該欄で示された極性での駆動が開始されていることを示している。
いずれかの斜線の付された箇所すなわち極性反転が起きた状態を除き、第1及び第2フレームにおいて正極性の状態となるライン期間(H)の数と負極性の状態となるライン期間(H)の数を、各ラインにつき調べると、図16の右端のような値が得られる。第1ラインについてみると、「+」を呈するライン期間は、3ライン構成の半ブロックが10個分で、1ライン構成の半ブロックが2つ分あり、さらに「+」駆動の第1ラインが属する半ブロックに属するラインが2つ(第2フレームの第3及び第5ライン)分あるので、3×10+1×2+2より34Hに相当する。「−」を呈するライン期間は、3ライン構成の半ブロックが8個分で、1ライン構成の半ブロックが2つ分あり、さらに「−」駆動の第1ラインが属する半ブロックに属するラインが2つ(第1フレームの第3及び第5ライン)分あるので、3×8+1×2+2より28Hに相当する。したがって、第1ラインについては、第1及び第2フレームにおいて34Hの正極性駆動状態と28Hの負極性駆動状態とを呈するので、これらライン期間数の差Δは6H分となり、負極性駆動状態よりも正極性駆動状態が6H分長く偏在することが分かる。第2ライン以降の他のラインについても同様の計算をすることにより、全てのラインについての駆動極性の偏りを見い出すことができる。
図17の右側に示した値から、第1及び第2フレームにおいてどのラインも正極性駆動状態が優勢になり、所定の基準電位から正極性へずれたものとなることが分かる。実施例1においては第1フレームと第2フレームとの交互の繰り返しにより画像表示動作を行うものであるから、この動作を続けると各ラインひいては表示領域全体が基準電位から正極性の無視できない値に近づく傾向(電位オフセット)が続き、結果として液晶に直流電圧が掛かることになり、共通電極信号の電圧値の調整を必要としたり表示階調の中心がずれるなどの不具合が起きる可能性があり、好ましくない。
本実施例においては、このような問題を解消するように第3及び第4フレームを付加するようにしており、この駆動形態を図18に示す。
図18は、図17(図14)の第1及び第2フレームに続いて呈される第3及び第4フレームの駆動形態を示しており、本実施例はこれら第1ないし第4フレームの順次の繰り返しを行うことを指向するものである。この駆動形態では、第3フレームにおいて、図17における第2フレームの選択ライン順を維持しかつ駆動極性を反転させ、第4フレームにおいて、図17における第1フレームの選択ライン順を維持しかつ駆動極性を反転させている。
この図18においても右端に極性の偏倚を表す各値を示している。これより、これらの値が図17に示される各対応の値と「+」と「−」で反対になっており、また図17のΔの値の符号が反転したものとなることが分かる。したがって、図18のΔの値と図17に示される各対応の値とがライン毎に足し合わされたときには全て丁度0になる。よって、第1及び第2フレームの後に第3及び第4フレームを後続させ、これら4つのフレームにより繰り返し画像表示動作を行うことにより、電位オフセットのない駆動が実現でき、上述したような問題を回避することができる。
(他の形態)
(他の形態)
図19及び図20には、同様の目的で構成された本実施例の他の形態を示している。この形態は、図15に示した実施例2を基礎としており、図19(図15)に示される第1及び第2フレームの後に図20に示される第3及び第4フレームが続き、これら第1ないし第4フレームの順次の繰り返しを行うものとしている。そして、第3フレームにおいて、図19における第2フレームの選択ライン順を維持しかつ駆動極性を反転させ、第4フレームにおいて、図19における第1フレームの選択ライン順を維持しかつ駆動極性を反転させている。
この形態においては、例えば第1及び第2フレームにおける第6ラインについて特異な偏倚の値Δ=12を呈するが、第3及び第4フレームにおける第6ラインについてΔ=−12となっており、図19のΔの値と図20に示される各対応の値とが足し合わされたときには丁度0になることには変わりはない。よって、この形態でも、第1ないし第4フレームの順次繰り返しにより、上記の形態と同様の作用効果が得られることになる。
なお、同様の趣旨により、図16に示した例を基礎とした第3及び第4フレームを有する構成を導くことができることは明らかである。また、ここでは第3フレームに第2フレームのライン選択順及び反転駆動極性を担わせ、第4フレームに第1フレームのライン選択順及び反転駆動極性を担わせているが、第1及び第2フレームにおいて呈される図17や図19に示されるような駆動極性の分布パターンに対しこれの反転パターンを有するようなフレームを付加すればよい。すなわち、第4フレームに第2フレームと同じライン選択順及び反転した駆動極性を担わせ、第3フレームに第1フレームと同じライン選択順及び反転した駆動極性を担わせてもよいし、最初の所定長の期間にわたり第1及び第2フレームの交互動作の後に同じ所定長の期間に適切な第3及び第4フレームの交互動作をなすようにしてもよい。
かくして、第1及び第2フレームの各ラインについての駆動極性の偏りを相殺するような偏りを有する付加フレームを設けたことにより、電位オフセットのない駆動が実現でき、上述したような問題を回避することができる。
ブロック内アーチファクト対策の実施例の1つは、画面全域をあるグレー表示とする場合に図21に示されるような輝度変化を呈するように駆動しようとするものである。図11に示されるような上記基礎技術による駆動により得られる輝度変化は、ブロックとブロックとの間に正のピークから負のピークへの著しい輝度の変化がある(例えば第6ラインと第7ラインとの間)。このような輝度の変化を小さくして図21に示されるように正及び負のピークから徐々に変化させることにより、視覚的にブロック内アーチファクトが目立たなくなる。
図22は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。図22は、図6等と同様の様式によるものである。本実施例は、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる(図11参照)というこれまでの考察に基づき、図15のような全ブロックにおいて昇順のライン選択をする規定を崩し、図21のような輝度変化を呈するようラインの選択順をブロック毎に昇順と降順とで切り替えたものである。
より詳しくは、図22に示されるように、第1ブロックでは下向き矢印に従って昇順のライン選択がなされ、第2ブロックでは上向き矢印に従って降順のライン選択がなされ、以降、ブロック毎に交互に昇順と降順とを繰り返すようにしている。これにより、あるブロックで遅く選択されたラインに空間的により近いラインは、次のブロックにおいてより遅く選択され、また、あるブロックでより早く選択されたラインに空間的により近いラインは、次のブロックにおいてより早く選択される。したがって、ブロック間で輝度の差の少ない隣接ラインの選択が可能となり、結果的に図21のような輝度変化特性を得ることができる。
本実施例においては、ブロック内のライン選択順序が昇順か降順のどちらかとしているが、ブロック内で先行する半ブロックでは昇順及び降順の一方とし、後続する半ブロックではその他方とすることも可能である。
なお、本実施例においても、既述の如き電位オフセットに対処する趣旨で適正な第3及び第4フレーム又は必要な追加フレームを付加することができ、その場合はさらに効果的な形態が実現される。以下の実施例についても同様である。
ブロック内アーチファクト対策の実施例のもう1つは、画面全域をあるグレー表示とする場合に図23に示されるような輝度変化を呈するように駆動しようとするものである。図23において実線で示される輝度変化(これは図11に示されるものと同じ)を第1フレームにおいて呈せしめ、同図において点線で示される輝度変化を第2フレームにおいて呈せしめるものである。ここでは、第1フレームにおいて輝度の最小値を呈するラインが第2フレームにおいては最大値を呈するように、第1フレームにおける輝度の最大値を呈するラインが第2フレームにおいては最小値を呈するように規定される。また、第2フレームにおける輝度変化は、第1フレームとは逆に、最大値から最小値に徐々に小さくなる傾斜を有するように規定される。このようにすることにより、視覚的にブロック内アーチファクトが目立たなくなる。
図24は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。本実施例も、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる(図11参照)という上述の考察に基づいている。図24に示されるように、第1フレームでは図14(実施例1)と同じく全てのブロックにおいて昇順のライン選択がなされるが、第2フレームでは全てのブロックにおいて降順のライン選択がなされる。これにより、第1フレームにおいて最大及び最小輝度を呈するラインを第2フレームにおいてそれぞれ最小及び最大輝度を呈するラインとするとともに、第1フレームにおける最小輝度から最大輝度への傾斜を第2フレームにおいて最大輝度から最小輝度への傾斜に変えることができ、結果的に図23のような輝度変化特性を得ることができる。
ブロック内アーチファクト対策の実施例の他の1つは、画面全域をあるグレー表示とする場合に図25に示されるような輝度変化を呈するように駆動しようとするものである。図25において実線で示される輝度変化(これは図21に示されるものと同じ)を第1フレームにおいて呈せしめ、同図において点線で示される輝度変化を第2フレームにおいて呈せしめるものである。ここでは、概して図21に示される輝度変化パターンをフレーム毎に反転させようというものであり、第1フレームにおける輝度の最小値を呈するラインが第2フレームにおいては最大値を呈するように、第1フレームにおける輝度の最大値を呈するラインが第2フレームにおいては最小値を呈するように規定される。また、第1フレームにおける輝度変化と第2フレームにおける輝度変化とは、フレーム間で対応するラインにおいて傾斜が互いに逆極性となるように規定される。このようにすることにより、図21において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
図26は、かかる趣旨に基づいて構成された本実施例による駆動形態を示している。本実施例も、全ラインを同一の輝度で表示しようとした場合にブロック内において遅く選択されたラインほど輝度が高くなる(図11参照)という上述の考察に基づいている。図26に示されるように、第1フレームでは図22(実施例4)と同じくライン選択順がブロック毎に交互に昇順と降順とを繰り返すが、第2フレームではその昇順と降順とを逆にしている。これにより、結果的に図25のような輝度変化特性を得ることができる。
さらに他の実施例は、画面全域をあるグレー表示とする場合に図27に示されるような輝度変化を呈するように駆動しようとするものである。図27において実線で示される輝度変化(これは図11に示されるものと同じ)を第1フレームにおいて呈せしめ、同図において点線で示される輝度変化を第2フレームにおいて呈せしめるものである。ここでは、第1フレームにおける輝度の最小値を呈するラインと最大値を呈するラインとの間の丁度中央のラインが第2フレームにおいて最大値を呈するように、図11の輝度変化パターンをシフトさせたような形に第2フレームが規定される。このようにすることにより、図11において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
図28は、これを実現するための本実施例による駆動形態を示している。本実施例によれば、第1フレーム及び第2フレームともに図15(実施例2)と同様全てのブロックにおいて昇順のライン選択をなすが、第2フレームにおいて工夫が施されている。すなわち、第2フレームの先頭ブロックは、3つの奇数(先書)ラインと3つの偶数(後書)ラインとによる構成が崩され、2つの奇数ラインと1つの偶数ラインとにより構成されている。換言すれば、当該先頭ブロックを6つではなくその半分の3つのラインで構成している。これにより、次のブロックの構成ラインの選択パターンがシフトすることになり、当該次のブロックから輝度のピークを呈せしめることが可能となる。結果的に、図27のような輝度変化特性を得ることができる。
また、画面全域をあるグレー表示とする場合に図29に示されるような輝度変化を呈するように駆動する実施例にしてもよい。図29において実線で示される輝度変化(これは図21に示されるものと同じ)を第1フレームにおいて呈せしめ、同図において点線で示される輝度変化を第2フレームにおいて呈せしめるものである。ここでは、第1フレームにおける輝度の最小値を呈するラインと最大値を呈するラインとの間の大略中央に位置するラインが第2フレームにおいて最大値を呈するラインとなるように、図21の輝度変化パターンをシフトさせた形に規定される。このようにすることにより、図21において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
図30は、これを実現するための本実施例による駆動形態を示している。本実施例は、図22の実施例4に基礎を置くが、上述した輝度変化パターンのシフトを実現するために、第2フレームにおいて降順のライン選択をなす先頭ブロックを形成するとともに、先頭ブックの選択ライン数を少なくしている。そして、以降のブロックにおいて図22に示されるような昇順,降順,…のライン選択を続けるようにしている。これにより、図29のような輝度変化特性を得ることができることになる。
さらに、画面全域をあるグレー表示とする場合に図31に示されるような輝度変化を呈するように駆動する実施例にしてもよい。図31において実線で示される輝度変化(これは図11に示されるものと同じ)を第1フレームにおいて呈せしめ、同図において点線で示される輝度変化を第2フレームにおいて呈せしめるものである。ここでは、第1フレームにおける輝度変化の周期と第2フレームにおける輝度変化の周期とが異なり、輝度変化の傾斜も第1フレームと第2フレームとで逆極の関係になるように規定される。このようにすることにより、図11において説明した形態よりも、視覚的にブロック内アーチファクトが目立たなくなる。
図32は、これを実現するための本実施例による駆動形態を示している。本実施例は、図24の実施例5に基礎を置くが、第2フレームにおいては各ブロックを2つの奇数ライン(先書ライン)と2つの偶数ライン(後書ライン)とからなるものとし、各ブロックのライン選択をいずれも降順としている。これにより、図31のような輝度変化特性を得ることができることになる。本実施例によれば、第1フレームにおけるアーチファクトと第2フレームにおけるアーチファクトが攪拌された画像となり、個々のアーチファクトの視認性を低下させることができる。
図31及び図32の例では、第1フレームと第2フレームとの間で呈される輝度変化パターンの傾斜の関係が分かりづらいので、これを明瞭とするため、同様の趣旨で構成される図33及び図34に示される例を挙げる。この例は、第1フレームの各ブロックを12ライン構成とし第2フレームの各ブロックを8ライン構成としたものである。
なお、上記実施例及び改変例にさらに変更や追加を加えることは可能である。例えば、図3に示した交流駆動パターンは、図35に示されるようなドット間交流パターンに変えることもできる。また、上述においては、第1フレームの先頭ブロックにおいて最初に選択されるラインを正極性に駆動される偶数ラインとした例について説明したが、当該ラインは負極性に駆動されるようにしてもよいし、奇数ラインでもよいことは勿論である。また、フレーム期間やブロック期間、半ブロックにおいて選択されるライン数は例に挙げた数に限定されるものではないことは言うまでもない。
また、上記各実施例では、液晶表示装置に用いられるマトリクス駆動回路について説明しているが、これに限らず、ここで説明したマトリクス駆動回路を用いることのできる表示装置であれば、そのようなものにも適宜適用することができることは勿論である。
以上、本発明による代表的実施例を説明したが、本発明はこれらに限定されるものではなく、当業者であれば、添付請求項の範囲内で種々の改変例を見出すことができる。
10…マトリクス駆動回路
20…液晶表示パネル
21…TFT
23…画素電極
25…共通電極
30…タイミング制御及び電圧生成回路
40…メモリ
50…ソースドライバ
60…ゲートドライバ
P1,P2…画素電極
20…液晶表示パネル
21…TFT
23…画素電極
25…共通電極
30…タイミング制御及び電圧生成回路
40…メモリ
50…ソースドライバ
60…ゲートドライバ
P1,P2…画素電極
Claims (12)
- 表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成するとともに、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、
前記第1半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第2半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するよう1のフレーム期間における前記第1半ブロック内の行電極選択順序及び前記第2半ブロック内の行電極選択順序とそれぞれ他のフレーム期間において当該対応する半ブロック内のものとを異ならせる、
マトリクス駆動方法。 - 請求項1に記載の駆動方法であって、1のフレーム期間における前記第1及び第2半ブロックと他のフレーム期間における当該対応する半ブロックとで行電極選択順序を逆にする、駆動方法。
- 請求項2に記載の駆動方法であって、少なくとも2つのフレーム期間において、前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間とこれに対応しかつ前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間とが存在する、駆動方法。
- 請求項3に記載の駆動方法であって、1のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間のみが用いられ、他のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間のみが用いられる、駆動方法。
- 表示すべき画像の水平走査期間毎に画面の水平方向に延びる複数の行電極を選択的にアクティブにし、同画面の垂直方向に延びる複数の列電極に前記画像のフレーム期間毎に極性を反転させて前記画像に応じかつ当該水平走査期間に対応する画素電圧をそれぞれ供給するとともに、それら画素電圧が、当該フレーム期間内の画面において空間的に、当該垂直方向において交番する極性を呈するようにして、マトリクス状に配される画素を交流駆動するマトリクス駆動方法であって、一方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第1半ブロックと他方の極性を呈させるべき1以上の行電極に対応する画素電圧群の各供給タイミングを時系列上連続させる第2半ブロックとによって各々が構成される複数のブロック期間を時系列上連続させて前記画像のフレーム期間を構成し、前記行電極についての画素電圧群の各供給タイミングに合わせてその対応する行電極をアクティブにする、マトリクス駆動方法であって、
前記第1半ブロックでは、前記画面上の配列順序における奇数番目の行電極及び偶数番目の行電極のうちの一方の行電極が選択され、前記第2半ブロックでは、前記一方の行電極に空間的に隣接する当該他方の行電極が選択され、前記ブロック期間を単位とする視覚的アーチファクトを軽減するようフレーム期間において前記第1及び第2半ブロック内の行電極選択順序をブロック期間毎に昇順と降順とで切り替える、
マトリクス駆動方法。 - 請求項5に記載の駆動方法であって、フレーム期間内に前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされたブロック期間と前記第1及び第2半ブロック内の行電極選択順序が共に降順とされたブロック期間とが混在する、駆動方法。
- 請求項6に記載の駆動方法であって、1のフレーム期間において前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされた昇順ブロック期間と前記第1及び第2半ブロック内の行電極選択順序が共に降順とされた降順ブロック期間とが交互に用いられ、他のフレーム期間において前記昇順ブロック期間に対応するブロック期間における前記第1及び第2半ブロック内の行電極選択順序が共に降順とされ前記降順ブロック期間に対応するブロック期間における前記第1及び第2半ブロック内の行電極選択順序が共に昇順とされる、駆動方法。
- 請求項1ないし7のうちいずれか1つに記載の駆動方法であって、各行電極においてその駆動極性が前記一方の極性になる頻度と前記他方の極性になる頻度とが略等しくなるように、連続する第1ないし第4のフレーム期間において、前記第1のフレーム期間に規定される行選択パターンを第3及び第4フレーム期間の一方に用い、前記第2のフレーム期間に規定される行選択パターンを第3及び第4フレーム期間の他方に用い、これら第1ないし第4のフレーム期間の繰り返しにより又は前記第1ないし第4のフレーム期間を含むフレーム期間系列によって前記画像を形成する、駆動方法。
- 請求項1ないし8のうちいずれか1つに記載の駆動方法であって、各ブロック期間内で選択される行電極の数は、1のフレーム期間と他のフレーム期間とで異なる、駆動方法。
- 請求項1ないし9のうちいずれか1つに記載の駆動方法であって、選択される行電極の数が他のブロック期間と異なる特異ブロック期間を含む特定フレーム期間を、1フレーム又は所定数フレーム期間おきに用いる、駆動方法。
- 請求項10に記載の駆動方法であって、前記特異ブロック期間は、フレーム期間における先頭ブロック期間として用いられる、駆動方法。
- 請求項1ないし11のうちいずれか1つに記載の駆動方法であって、1のフレーム期間において前記ブロック期間内で先行する半ブロックにおいて選択される行電極は、次のフレーム期間において前記ブロック期間内で後続する半ブロックにおいて選択される行電極とされる、駆動方法。
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