JP2006041450A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法 Download PDF

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Abstract

【課題】 半導体集積回路チップに基板貫通孔を短時間に効率よく形成する。
【解決手段】 チップ表面に拡散層１５を形成して配線１４と接続させ、貫通孔底部の中心が拡散層１５と配線１４との接続部分の中心にくるようにし、且つ貫通孔底部径が配線１４と拡散層１５との接合部分の径と同一かそれよりもやや大きな径になるように径を制御しながら、半導体集積回路チップ裏面１３よりドライエッチングを開始して、貫通孔１６を形成する。本発明の半導体チップ構造では、ドライエッチングの際に使用するエッチングガスはシリコンを選択的にエッチングするガスだけでよい。従ってエッチング工程の途中でエッチングガスを他の種類のエッチングガスに交換する必要がなく、基板貫通孔を短時間に効率よく形成することができる。
【選択図】 図４

Description

本発明は、半導体集積回路装置および該装置の製造方法に関し、更に詳しくは、基板の表面から裏面へ貫通する配線を有する半導体集積回路装置およびその貫通配線の製造方法に関する。
半導体チップは非常に小さく機械的強度も弱いので、プラスチックパッケージ等に封止して取り扱いやすくして、プリントボート上に実装する。従来は、半導体チップの入出力信号は、チップ周辺に設けたボンディングパッドと、プラスチックパッケージのピンとを、ボンディングワイアで接続していた。しかしながらチップの多機能化高速化がすすみ、ボンディングワイアでは対応ができなくなってきた。そこでチップ上にボンディングパッドの代わりにマイクロバンプを形成して、マイクロバンプをプラスチックパッケージ基板に直接半田接続をするという技術が発明された。この場合、マイクロバンプ形成面はプラスチックパッケージの基板に面するように組み立てられる。半導体チップは、ワイアボンディングを使う場合とは反対の面が上に向いて組み立てられるので、フリップチップ実装と呼ばれる。イメージセンサーチップの場合、チップ表面に光があたるようになっていなければならないので、チップを裏向けて組み立てるフリップチップ実装は適切ではない。
チップ表面からシリコン基板に垂直に比較的径の小さな基板貫通孔を形成し、貫通孔内壁に絶縁膜を形成し、その後、ドープド多結晶シリコンやタングステン等の金属を充填して埋込配線とし、裏面に露出した埋込配線の端部に接触するようにマイクロバンプを形成するという技術が特許文献１に開示されている。この技術を使えばマイクロバンプはチップの裏面に形成されるのでチップをフリップさせることなくチップ実装できるので、イメージセンサーチップにも適用できる。
特開２００１−３３９０５７ ＵＳＰ５２７０２６１
特許文献１に記載の技術は、素子分離膜層をまず貫通し、続いてシリコン基板を貫通する孔を誘導結合型プラズマドライエッチング等の技術を使って形成するというものである。ここで、素子分離膜はＳｉＯ２等の物質であって、シリコン基板を形成しているＳｉとは物性的に異なる。ＳｉＯ２素子分離膜はＣＦ３ＯＣＨＣＦ３やＣ５Ｆ８等のエッチングガスによって選択的にエッチングしてその部分を貫通する孔を形成するが、シリコン基板はＨＢｒやＳＦ６等のエッチングガスによって選択的にエッチングしてその部分を貫通する孔を形成する。したがって、素子分離膜層とシリコン基板を貫通する孔をドライエッチングにより形成するためには、エッチング工程の途中でエッチングガスの切り替えをする必要がある。ドライエッチングの際のプラズマ発生電流値も、ＳｉＯ２素子分離膜とシリコン基板とでは異なる。これらエッチングガスの切り替えやプラズマ電流値の変更には余計な時間がかかり、効率よく短時間に貫通孔形成が行えないという問題点があった。また、ＳｉＯ２に強いエネルギーのプラズマ照射を続けると、ＳｉＯ２膜に電荷がたまる、いわゆるチャージアップ現象が発生してプラズマの乱反射が生じ、孔の形状が歪になるという問題があった。
上記課題を解決するために、本発明の半導体集積回路装置は、上面である第一面１２と下面である第二面１３とを有する半導体基板１１よりなり、第二面１２より半導体基板１１を貫いて、第一面上部に形成した第一電気接続体１４の底面に接するように形成された、１個もしくはそれ以上の基板貫通孔１６と、第二面１３に形成された第一のマイクロバンプ２１と、前記基板貫通孔内部に、一端が第一接続体１４に電気接続され、他端が第一のマイクロバンプ２１に電気接続されるように形成された第二電気接続体２０と、よりなる構造を有する。
また、本発明の半導体集積回路装置には、前記第一面直下であって前記基板貫通孔１６の周囲に、半導体基板１１とは電気的逆特性の半導体拡散層１５を有する構造が形成されていても良い。
また、本発明の半導体集積回路装置は、第一電気接続体１４の上部に第三電気接続体２３を電気接続し、第三電気接続体２３の上部に第二のマイクロバンプ２４を形成して第三電気接続体２３と電気接続してなる構造であってもよい。第一電気接続体１４と第三電気接続体２３は必ずしも直接接続される必要はなく、第一電気接続体１４は第四電気接続体２５に接続されて第四電気接続体２５の上部に第二のマイクロバンプ２４を形成し、第二のマイクロバンプ２４と第四電気接続体２５とを電気接続してなる構造を有していても良い。
前記第一接続体乃至前記第四接続体、第一マイクロバンプ、および第二マイクロバンプは、同一の導電体物質であってもよいし、それぞれが異なる導電体物質であってもよいし、またいずれか２つが同一であり他は異なる導電体物質でもよいし、これ以外の組み合わせであっても良い。
本発明の半導体集積回路装置を製造するために、前記半導体基板第一面側の表面近傍の所望位置に選択的に所望サイズのｐ型（またはｎ型）拡散層１５を形成してｐｎ接合構造をつくる工程と、前記第一面１２の上に形成された第一の電気伝導物よりなる第一電気接続体１４と、前記ｐ型（またはｎ型）拡散層１５とをコンタクトして電気接続する工程と、前記第二面１３より前記第一面１２に向かって略垂直に、プラズマドライエッチング技術を使用して前記半導体基板に、前記第一電気接続体とｐ型（またはｎ型）拡散層とがコンタクトしている部分の径と同一もしくはそれより大きな径をもつ孔１６を開けて、該孔の底面が第一電気接続体の底面１９に到達した時点でエッチングを中止する工程と、前記エッチングにより形成した前記孔の内壁および底面に電気絶縁物質を形成する工程と、前記孔底面１８に形成した電気絶縁物質を、ドライエッチング技術を使用して、前記第一電気接続体の底面１９が再び露出するまでエッチングする工程と、前記孔に第二の電気伝導物を充填して第二電気接続体２０を形成する工程と、前記第二面に露出している前記第二電気接続体２０の端にマイクロバンプ２１を形成する工程を使用して所望の半導体チップ構造を得る。
上記の解決手段を用いれば、第一電気接続体１４の底面１９はｐ型（またはｎ型）拡散層１５に直接接触する構造になる。ｐ型（またはｎ型）拡散もｎ型（またはｐ型）半導体基板もともにドライエッチングの際に使用するエッチングガスはＨＢｒやＳＦ６等、同一ガスである。したがって半導体基板１１を、第二面１３からエッチングを始めて第一電気接続体１４の底面１９に至るまでの基板貫通孔エッチング工程において、同一のエッチングガスを使用して選択エッチングができる。即ち、エッチング工程の途中でエッチングガスの切り替えをする必要がなく、効率よく短時間に貫通孔形成が行えるという利点がある。
また、プラズマドライエッチングの開始から終了までのどの段階においても孔底部は電気導電物質になっている。即ちドライエッチングの開始からしばらくは、孔底部の物資は、ｎ型（またはｐ型）半導体基板であり、ｎ型（またはｐ型）半導体基板をエッチングし終えたらｐ型（またはｎ型）拡散層になり、ｐ型（またはｎ型）拡散層をエッチングし終えたら第一電気接続体となりエッチング工程は終了する。以上説明したように、本発明の構造においては、孔底部は常に電気導電物質になっているので、チャージアップ現象が発生せず、それに起因するプラズマの乱反射も起こらないという利点がある。
ｎ型（またはｐ型）半導体基板を貫通して形成する孔は、ｐ型（またはｎ型）拡散層をも貫通する。ｐ型（またはｎ型）拡散層のプラズマドライエッチングの際、拡散層エッチング界面には強い機械的ストレスが生じ、その結果、拡散層エッチング界面に結晶歪みが発生する。この結晶歪みはゲッタリングセンターとして働く。即ち半導体基板リーク電流をゲッタリング効果によって減少させることができるという利点がある。
第一電気接続体１４の底面１９はｐ型（またはｎ型）拡散層１５に接続されるので、電気回路的にはシリコン基板１１と第一電気接続体１４とはｐｎダイオードを介して接続されていることになる。ただし、回路動作時にはｐｎダイオードには逆バイアスがかかる状態になるので、第一電気接続体１４と基板１１とは電気的な絶縁状態を保つ。即ち、孔を形成する前の状態でも回路は正常動作する。したがって、孔を開けない通常のチップとしても使えるという利点がある。
すでに説明したように、本発明では、シリコン基板１１の第二面１３、即ち裏面からドライエッチングによって孔をあけてゆく。その際に使用するガスはシリコンを選択的に高速にエッチングしてゆくが、チップ内の配線層間の絶縁を確保する絶縁膜ＳｉＯ２等や配線として使われるＡｌ等に対してはエッチング速度が極端に低くなる。即ち、配線部を突き抜ける深い孔が形成されることはなく、シリコン基板１１の略第一面１２が孔の底部となる。従って、当該半導体チップが多層配線構造を有していても孔がそれら配線を突き抜け切断してしまうというような問題が発生しないという利点がある。
また、センサーチップではフォトダイオード部にマイクロレンズを形成して集光率を高めることが一般的に行われているが、必要な回路素子やフォトダイオードを形成し、そのあとにマイクロレンズを形成してセンサーチップの動作確認や性能評価を終えた後に、本発明のシリコン基板貫通配線形成技術により所望の貫通配線およびマイクロバンプを形成することができる。即ちセンサーチップ部の製造工程を全く変えずに本発明の貫通配線を形成することができるという利点もある。
本発明の第一の実施の形態を、図１〜図４を参照しつつ説明する。
図１は、本発明の基板貫通配線に必要な貫通孔を形成する直前の半導体チップの断面の一部を示したものである。図中１１は半導体基板であって、例えばｐ型シリコン基板よりなり、以下の説明の便宜のため表面を第一面１２、裏面を第二面１３と呼ぶ。第一面側には回路動作をさせるために必要なトランジスタやメタル配線等が通常の半導体製造工程を用いて形成されている。１４は第一層目のメタル配線であり、通常はＡｌもしくはドープドポリシリコンよりなる。基板１１には基板とは反対の特性、即ちｐ型シリコン基板の場合はｎ型拡散層１５が形成されている。メタル配線１４は拡散層１５にコンタクトさせて電気接続がなされている。この構造は、半導体チップに集積される通常の素子と全く同じであり、従って、回路動作をさせるために必要なトランジスタやメタル配線等を形成する工程の中で同時に形成する。
図１の構造を形成した後、第二面１３より図２に示すように、所望の位置にプラズマドライエッチングにより孔１６を開ける。このシリコン基板に孔を開ける技術は特許文献２に開示されているのであらためて説明はしない。ただし特許文献２は第一面側からエッチングをしてゆくのに対し、本発明では第二面側からエッチングをしてゆく。したがって、本発明においては、孔１６の底が第一面側に形成されている拡散層１５にくるように、第二面側から孔の位置の目合わせを行う。孔の底部の径が、配線１４と拡散層１５とのコンタクトしている部分の径と同一かそれよりも少し大きな径になるように、孔底部の径を制御しながら、第二面側から孔のエッチングを行う。プラズマドライエッチングの際に使用するエッチングガスはＨＢｒやＳＦ６等、シリコンを選択的にエッチングするガスを使用する。エッチング孔底部が、配線１４が拡散層１５にコンタクトしている部分に達して、もはやシリコンが消失し、配線１４を形成する導電物資が露出すると、エッチングレートが極端に小さくなり、それ以上深くエッチングが進行しなくなる。従って、孔１６は配線１４と拡散層１５がコンタクトしていた境界面を底面としてプラズマドライエッチングは終了する。続いて、図２に示すように、第二面１３および孔内壁を酸化膜または窒化膜の絶縁膜で皮膜する。絶縁膜はプラズマＣＶＤ等の知られた技術で形成する。
プラズマＣＶＤ装置内でガス化した絶縁膜物質の濃度は第二面表面では高いが孔内部では低い。従って第二面表面に形成される絶縁膜２２は、孔側壁部および底部に形成される絶縁膜１７および１８よりもかなり厚くなる。この膜厚差を積極的に利用し、特別なマスクパターンを使わず、第二面より絶縁膜をプラズマドライエッチングし、孔底部に薄く形成された絶縁膜１８の剥離を行い図３に示すように配線１４の底部１９を露出させる。このとき第二面表面に形成された絶縁膜２２も同時にエッチングされるが、膜厚が厚いため図３に示すように、第二面は絶縁膜２２に覆われた状態を保つ。
次に、図４に示すように、ドープドポリシリコンやタングステンをプラズマＣＶＤ等により孔に充填して貫通配線２０を形成する。ドープドポリシリコンやタングステンのかわりに銅を無電解めっき等によって形成してもよい。その後、第二面の不要な部分に付着した貫通配線物質を選択的に取り去り、マイクロバンプ２１を形成する。
次に、本発明の第二の実施の形態を、図１、図５、および図６を参照しつつ説明する。
図１についてはすでに説明したが、第二の実施の形態においても図１に示した同一の構造をまず形成する。次に、第二面１３より図５に示すように、所望の位置にプラズマドライエッチングにより孔１６を開ける。孔１６の底が第一面側に形成されている拡散層１５の略中心にくるように、第二面側から孔の位置の目あわせを行い、続いて第二面側から孔のエッチングを行い、エッチング孔の先端部が、配線１４が拡散層１５にコンタクトしている部分に到達したら、エッチングを完了する。エッチング孔先端部は、配線１４が拡散層１５にコンタクトしている部分が完全に取り除くに十分な大きさのエッチング孔径となるように制御する。従ってエッチング完了時点で、配線１４とエッチングされずに残った拡散層１５とは電気的には切断された状態になる。
次に、第二面１３および孔内壁を酸化膜または窒化膜の絶縁膜で皮膜する。続いて孔底部に薄く形成された絶縁膜１８の剥離を行い配線１４の底部１９を露出させる。そして図６に示すように、ドープドポリシリコンやタングステンをプラズマＣＶＤ等により孔に充填して貫通配線２０を形成し、その後、マイクロバンプ２１を形成する。
以上説明した本発明の第一および第二の実施の形態では、第一面上部にマイクロバンプは形成されていないものとして説明したが、図７に示すようにマイクロバンプ２４を形成しても良い。
次に、本発明技術をイメージセンサーに適用し、イメージセンサーモジュールパッケージを製造する場合について、従来技術と対比させながら説明する。
図８は、本発明の基板貫通配線およびマイクロバンプを形成したイメージセンサーチップをモジュールとして組み立てたパッケージの断面図である。イメージセンサーチップ１１Ａにはすでに説明した工程を用いて第二電気接続体、即ち基板貫通配線２０Ａとマイクロバンプ２１Ａが形成されている。フォトダイオードはイメージセンサーチップの第一面１２Ａに形成されている。レンズ３１Ａを通してフォトダイオードに到達した光情報は、フォトダイオード部で光電変換され、電気的に必要な処理がなされて電気信号として基板貫通配線２０Ａを介して裏面のマイクロバンプ２１Ａに伝達され、イメージセンサーチップモジュールパッケージの基板配線にマイクロバンプ等を介して接続される。
図９は、従来のイメージセンサーチップをモジュールとして組み立てたパッケージの断面図である。イメージセンサーチップ１１Ｂはイメージセンサーチップモジュールパッケージの基板に樹脂等により固着する。次に、従来のボンディングワイア技術を使ってイメージセンサーチップ表面に設けたボンディングパッドと、イメージセンサーチップモジュールパッケージの基板配線との接続を行う。ボンディングワイア３３は図９に示すように山なりの形状をもたせて接続される。従ってハウジング３２Ｂは、ボンディングワイア接続を使用しない本発明のハウジング３２Ａに比べて高くせざるを得ない。また、イメージセンサーチップモジュールパッケージの基板配線へボンディングワイアの一端を接着しなければならないので、そのための空間を確保しておかなければならず、モジュールパッケージ２の底面積は、本発明のモジュールパッケージ１よりもかなり大きくなる。
以上説明したように、本発明の構造を持った半導体チップでは、チップへの入出力信号をボンディングワイアを使用せず、マイクロバンプを使用して、外部へ引き出すことができるので、半導体チップの組み立てがコンパクトにできる。
基板貫通孔を形成するまえの本発明の半導体チップの断面の例示図である。 基板貫通孔内壁に絶縁膜を形成した後の本発明の半導体チップの断面の例示図である。 基板貫通孔底部の絶縁膜を剥離した後の本発明の半導体チップの断面の例示図である。 基板貫通配線およびマイクロバンプ形成が完了した本発明の半導体チップの断面の例示図である。 基板貫通孔内壁に絶縁膜を形成した後の本発明の半導体チップの断面の例示図である。 基板貫通配線およびマイクロバンプ形成が完了した本発明の半導体チップの断面の例示図である。 基板貫通配線およびマイクロバンプ形成が完了した本発明の半導体チップの断面の例示図である。 本発明の構造を有するイメージセンサーチップモジュールパッケージの断面を例示した図である。 従来の構造を有するイメージセンサーチップモジュールパッケージの断面を例示した図である。
符号の説明
１ 本発明の構造を有するイメージセンサーチップモジュ ールパッケージ
２ 従来の構造を有するイメージセンサーチップモジュー ルパッケージ
１１ ｎ型（またはｐ型）半導体基板
１１Ａ イメージセンサーチップ基板
１４ 第一電気接続体
１５ ｐ型（またはｎ型）拡散層
２０、２０Ａ 第二電気接続体
２１、２１Ａ、２４ マイクロバンプ
２３ 第三電気接続体
２５ 第四電気接続体
３１Ａ、３１Ｂ レンズ
３２Ａ、３２Ｂ ハウジング
３３ ボンディングワイア

Claims (8)

  1. 半導体集積回路装置が上面である第一面と下面である第二面とを有する半導体基板よりなり、
    前記第二面より前記半導体基板を貫いて、前記第一面上部に形成した第一電気接続体の底面に接するように形成された、１個もしくはそれ以上の基板貫通孔と、
    前記第二面に形成された第一のマイクロバンプと、
    前記基板貫通孔内部に、一端が前記第一接続体に電気接続され、他端が前記第一のマイクロバンプに電気接続されるように形成された第二電気接続体と、
    よりなる構造を有することを特徴とする半導体集積回路装置。
  2. 前記第一面直下であって前記基板貫通孔の周囲に、前記半導体基板とは電気的に逆特性の半導体拡散層を有することを特徴とする、請求項１に記載の半導体集積回路装置。
  3. 前記第一電気接続体上部に第三電気接続体を電気接続し、
    さらに、前記第三電気接続体の上部に第二のマイクロバンプを形成して該第三電気接続体と電気接続してなる構造を有することを特徴とする請求項１もしくは請求項２に記載の半導体集積回路装置。
  4. 前記第一接続体を構成する電気導電物が、前記第二接続体を構成する電気導電物と異なることを特徴とする請求項１乃至請求項３に記載の半導体集積回路装置。
  5. 前記マイクロバンプを構成する電気導電物が、前記第二接続体を構成する電気導電物と異なることを特徴とする請求項１乃至請求項３に記載の半導体集積回路装置。
  6. 前記マイクロバンプを構成する電気導電物が、複数種の電気導電材よりなることを特徴とする請求項１乃至請求項５に記載の半導体集積回路装置。
  7. 複数の前記第一接続体の第一の端および第二の端が、それぞれ、前記第一のマイクロバンプのうちのひとつおよび前記第二のマイクロバンプのひとつに電気接続されてなる構造を、少なくとも１つ有することを特徴とする請求項１乃至請求項６に記載の半導体集積回路装置。
  8. 上面である第一面と下面である第二面とを有するｎ型（またはｐ型）半導体基板よりなり、前記半導体基板第一面側の表面近傍に選択的にｐ型（またはｎ型）拡散層を形成してｐｎ接合構造をつくる工程と、
    前記第一面上に形成された第一の電気伝導物よりなる第一電気接続体と、前記ｐ型（またはｎ型）拡散層とをコンタクトして電気接続する工程と、
    前記第二面より前記第一面に向かって略垂直に、ドライエッチングにより、前記半導体基板に、前記第一電気接続体とｐ型（またはｎ型）拡散層とがコンタクトしている部分の径と同一もしくはそれより大きな径をもつ孔を開けて、該孔の底面が第一電気接続体の底面に到達した時点でエッチングを中止する工程と、
    前記エッチングにより形成した前記孔の内壁および底面に電気絶縁物質を形成する工程と、
    前記孔底面に形成した電気絶縁物質を、ドライエッチング技術を使用して、前記第一電気接続体の底面が再び露出するまでエッチングする工程と、
    前記孔に第二の電気伝導物を充填して第二電気接続体を形成する工程と、
    前記第二面に露出している前記第二電気接続体の端に第一のマイクロバンプを形成する工程よりなることを特徴とする半導体集積回路装置の製造方法。
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