JP2006032930A - Doping device - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置を作製する際に使用されるドーピング装置に関する。特に、本発明は大面積基板を処理する目的に好ましい構成を有するイオンドーピング装置に関する。 The present invention relates to a doping apparatus used when manufacturing a semiconductor device having a circuit formed of a thin film transistor (hereinafter referred to as TFT). In particular, the present invention relates to an ion doping apparatus having a preferable configuration for the purpose of processing a large area substrate.
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。 Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and an electro-optical device, a semiconductor circuit, and an electronic device are all semiconductor devices.
シリコンウェハを用いた半導体集積回路の作製において、半導体にn型またはp型を付与する不純物元素をドーピングして不純物形成領域を形成する方法が知られている。イオンの質量と電荷比を分離するドーピング方法は、イオン注入法と呼ばれ、半導体集積回路を作製する際に、広く用いられている。また、不純物元素を有するプラズマを発生させ、このプラズマ中の不純物イオンを高い電圧によって加速し、イオン流(イオンシャワー)として半導体中に注入するドーピング方法は、イオンドーピング法、もしくはプラズマドーピング方法と呼ばれ、ガラス基板を用いた液晶ディスプレイ等の製造工程で、広く用いられている。 In manufacturing a semiconductor integrated circuit using a silicon wafer, a method is known in which an impurity formation region is formed by doping an n-type or p-type impurity element into a semiconductor. A doping method that separates the mass and charge ratio of ions is called an ion implantation method, and is widely used in manufacturing semiconductor integrated circuits. Also, a doping method in which a plasma having an impurity element is generated, impurity ions in the plasma are accelerated by a high voltage, and injected into a semiconductor as an ion flow (ion shower) is called an ion doping method or a plasma doping method. It is widely used in the manufacturing process of liquid crystal displays using glass substrates.
半導体回路を有する電子機器の製造においては、大量生産を効率良く行うため、ウェハー基板ではなくマザーガラス基板を用い、一枚のマザーガラス基板から複数のデバイスを切り出す多面取りがよく行われている。マザーガラス基板のサイズは、1990年初頭における第1世代の300×400mmから、2000年には第4世代となり680×880mm、若しくは730×920mmへと大型化して、一枚の基板から多数のデバイス、代表的には表示パネルが取れるように生産技術が進歩してきている。 In the manufacture of electronic devices having semiconductor circuits, in order to efficiently perform mass production, a mother glass substrate is used instead of a wafer substrate, and multiple chamfering that cuts out a plurality of devices from a single mother glass substrate is often performed. The size of the mother glass substrate was increased from 300 x 400 mm of the first generation in early 1990 to the fourth generation in 2000 and increased to 680 x 880 mm or 730 x 920 mm. Typically, production technology has progressed so that display panels can be removed.
従来のドーピング装置は、イオンの注入分布を均一化するため基板(またはウェハ)を回転させることが行われている。今後、さらに基板が大型化すると、従来のドーピング装置では、大型の基板を回転させる機構が大規模となる点で大量生産上、不利と考えられる。 In a conventional doping apparatus, a substrate (or wafer) is rotated in order to make the ion implantation distribution uniform. If the substrate is further increased in size in the future, the conventional doping apparatus is considered disadvantageous in mass production in that the mechanism for rotating the large substrate becomes large.
また、従来のドーピング装置において、基板は傾斜軸を中心に回転されるので、イオンの注入分布は同心円状になってしまう。また、従来のドーピング装置において、基板の大きさはイオン流の外周内に収まるような大きさに限定されるため、イオンシャワーを無駄にしてしまい効率が悪いという問題もある。 Further, in the conventional doping apparatus, since the substrate is rotated around the tilt axis, the ion implantation distribution becomes concentric. Further, in the conventional doping apparatus, since the size of the substrate is limited to a size that can be accommodated within the outer periphery of the ion flow, there is a problem that the ion shower is wasted and the efficiency is poor.
そこで、本出願人は、特許文献1で基板を回転させずに移動させる線状ドーピング装置を示している。
Therefore, the present applicant has shown a linear doping apparatus in
また、本出願人は特許文献2でレーザー光を用いて基板を相対的に移動させるドーピング装置も開示している。
本発明は、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を備えた半導体装置の製造装置を提供する。 The present invention provides an apparatus for manufacturing a semiconductor device including an apparatus for uniformly doping an impurity element using a large-area substrate capable of multi-cavity in mass production.
本発明は、イオン流の断面を線状もしくは長方形とし、かつ、イオン流に対し大面積基板を所定の傾斜角度θだけ傾斜させた状態に保ったまま、大面積基板をイオン流の長尺方向と垂直な方向に移動させることを特徴の一つとしている。大面積基板としては、基板サイズが、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mm、またはこれら以上のサイズのものを用いる。本発明において、イオンビームの入射角は、傾斜角度θを変更することによって調節する。水平面に対し大面積基板を傾斜状態とすることで、イオン流の長尺方向の幅を基板の一辺の長さよりも短くすることができる。 In the present invention, the cross section of the ion flow is linear or rectangular, and the large area substrate is maintained in a state where the large area substrate is inclined by a predetermined inclination angle θ with respect to the ion flow. It is one of the features that it is moved in the direction perpendicular to. As the large-area substrate, a substrate having a size of 600 mm × 720 mm, 680 mm × 880 mm, 1000 mm × 1200 mm, 1100 mm × 1250 mm, 1150 mm × 1300 mm, or larger is used. In the present invention, the incident angle of the ion beam is adjusted by changing the tilt angle θ. By making the large area substrate inclined with respect to the horizontal plane, the width in the longitudinal direction of the ion flow can be made shorter than the length of one side of the substrate.
本明細書で開示する発明の構成の一つは、
断面が線状または長方形のイオン流を発生する手段と、前記イオン流を照射する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段と、を有し、移動している傾斜姿勢の被処理基板に対して前記イオン流を照射することを特徴とするドーピング装置である。
One of the configurations of the invention disclosed in this specification is:
A means for generating an ion flow having a linear or rectangular cross section, a means for irradiating the ion flow, and a substrate position for moving the substrate to be processed in one direction while keeping the substrate surface inclined with respect to the perpendicular. And a control means for irradiating the ion flow to the substrate to be processed in a tilted position.
また、ドーピング装置には基板搬入室と基板搬出室とが連結されており、ドーピング装置を挟んで基板搬入室と基板搬出室とが対向して設けられる。また、ドーピング室の基板ステージは、角度調節機能と、基板搬送機能とを持たせることが好ましい。加えて、ドーピング室に基板を加熱する手段を設けてもよい。 The doping apparatus is connected to a substrate carry-in chamber and a substrate carry-out chamber, and the substrate carry-in chamber and the substrate carry-out chamber are provided opposite to each other with the doping apparatus interposed therebetween. The substrate stage in the doping chamber preferably has an angle adjustment function and a substrate transfer function. In addition, a means for heating the substrate may be provided in the doping chamber.
また、本明細書で開示する発明の構成の一つは、
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、前記ドーピング室には、断面が線状または長方形のイオン流を発生する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段とを有し、基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して前記イオン流が照射されることを特徴とするドーピング装置である。
One of the configurations of the invention disclosed in this specification is as follows:
A substrate loading chamber, a doping chamber, and a substrate unloading chamber are arranged in series, wherein the doping chamber has a means for generating an ion flow having a linear or rectangular cross section, and a substrate with respect to a vertical line. A substrate position control means for moving the substrate to be processed in one direction while holding the surface in an inclined posture, and the substrate to be processed moves in one direction from the substrate carry-in chamber to the substrate carry-out chamber through the doping chamber The doping apparatus is characterized in that the ion stream is irradiated.
また、基板搬入室またはドーピング装置には基板搬送ロボットが設けられ、そのロボットの保持部の姿勢を、水平状態で基板を保持する姿勢および傾斜状態で基板を保持する姿勢に自在に切り替える機構を持たせてもよい。 The substrate loading chamber or the doping apparatus is provided with a substrate transport robot, and has a mechanism for freely switching the posture of the holding unit of the robot between a posture for holding the substrate in a horizontal state and a posture for holding the substrate in an inclined state. It may be allowed.
また、大面積基板を傾斜状態としたまま搬送させる構成とすると、特許文献1および特許文献2に示された従来の装置よりも占有床面積(フットプリント)を小さくすることができる。
Further, when the large-area substrate is transported in an inclined state, the occupied floor area (footprint) can be made smaller than the conventional apparatuses shown in
また、大面積基板を傾斜状態に支持することによって自重による歪みを抑えることができる。従来では、大面積基板を水平状態に支持すると、その自重によって基板の中央部分が撓んで歪みが大きくなる問題があった。 Further, by supporting the large area substrate in an inclined state, distortion due to its own weight can be suppressed. Conventionally, when a large-area substrate is supported in a horizontal state, there is a problem that the central portion of the substrate is bent by its own weight and distortion is increased.
また、本発明においては、大面積基板を回転させないため、無理な力が加わらず基板が割れない。 In the present invention, since the large area substrate is not rotated, an excessive force is not applied and the substrate is not broken.
また、本発明のドーピング装置を用いた場合、斜め方向の一方向からのドーピングとなり、マスク或いはマスクとなる部材の片側のみ回り込んでドーピングされる。例えば、斜め方向からのドーピングによりゲート電極をマスクとしてTFTのLDD領域を形成する場合には、片側だけゲート電極と重なるLDD領域が形成される。 Further, when the doping apparatus of the present invention is used, doping is performed from one direction in an oblique direction, and only one side of a mask or a member serving as a mask is introduced and doped. For example, when forming an LDD region of a TFT with a gate electrode as a mask by doping from an oblique direction, an LDD region overlapping with the gate electrode on one side is formed.
また、基板の傾斜角度θは、大面積基板面の垂線と、イオンビームとの角度である。また、基板面をイオンビームに対する角度α(基板面とイオンビームの照射方向とがなす角度α=90°−θ)として、基板を搬送させるとも言える。 Further, the substrate inclination angle θ is an angle between the normal of the large-area substrate surface and the ion beam. It can also be said that the substrate surface is transported with the substrate surface set to an angle α with respect to the ion beam (angle α = 90 ° −θ formed by the substrate surface and the ion beam irradiation direction).
なお、斜めにドーピングを行う場合、傾斜させた基板面と垂直な面と、イオンを照射する方向とがなす傾斜角度θは0°<θ<90°、または−90°<θ<0°の範囲のうち、30°〜60°(または−30°〜−60°)とすることが好ましい。基板面に対して斜めにドーピングを行う場合において、イオンを照射する方向と、基板面と垂直な面とがなす最適な角度θを調べるためにシミュレーションを行った所、図4(B)と図5に示されるシミュレーション結果が導出された。図4(A)に示すモデル図を想定し、TRIM(Transport of Ion in Matter)と呼ばれるソフトを用いてシミュレーションを行った。TRIMはモンテカルロ法によってイオン注入過程のシミュレーションを行うためのソフトである。図4(B)におけるシミュレーションに用いた各数値は、リン(P)のドーズ量は3×1015/cm2、加速電圧は80keV、ゲート絶縁膜の膜厚は150nmである。また、図5におけるシミュレーションに用いた各数値は、ボロン(B)のドーズ量は2×1016/cm2、加速電圧は80keV、ゲート絶縁膜の膜厚は150nmである。図4(B)と図5において、縦軸は、図4(A)中に示したマスク端面からの距離である回り込み量L(Lateral length)であり、横軸は、基板面に垂直な面とイオンの照射方向とがなす角度であるチルト角(図4(A)中に示す角度θ)である。 In addition, when doping is performed obliquely, the tilt angle θ formed by the plane perpendicular to the tilted substrate surface and the direction of ion irradiation is 0 ° <θ <90 ° or −90 ° <θ <0 °. Of the range, 30 ° to 60 ° (or −30 ° to −60 °) is preferable. When doping is performed obliquely with respect to the substrate surface, a simulation was performed to investigate the optimum angle θ formed by the ion irradiation direction and a surface perpendicular to the substrate surface. FIG. 4B and FIG. The simulation results shown in Fig. 5 were derived. Assuming the model diagram shown in FIG. 4A, simulation was performed using software called TRIM (Transport of Ion in Matter). TRIM is software for simulating the ion implantation process by the Monte Carlo method. The numerical values used in the simulation in FIG. 4B are a phosphorus (P) dose of 3 × 10 15 / cm 2 , an acceleration voltage of 80 keV, and a gate insulating film thickness of 150 nm. Further, in the numerical values used in the simulation in FIG. 5, the boron (B) dose is 2 × 10 16 / cm 2 , the acceleration voltage is 80 keV, and the thickness of the gate insulating film is 150 nm. 4B and 5, the vertical axis represents the wraparound amount L (Lateral length), which is the distance from the mask end face shown in FIG. 4A, and the horizontal axis represents a plane perpendicular to the substrate surface. Is a tilt angle (angle θ shown in FIG. 4A), which is an angle formed by the ion irradiation direction.
また、イオン源を複数用意して、搬送されている基板に対して複数の異なるドーピング処理を順次行ってもよく、他の発明の構成の一つは、
基板搬入室と、ドーピング室と、基板搬出室とが直列に配置されたドーピング装置であり、前記ドーピング室には、断面が線状または長方形のイオン流を発生する第1の手段と、断面が線状または長方形のイオン流を発生する第2の手段と、被処理基板を一方向に移動させる基板位置制御手段とを有し、基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して複数のイオン流が照射されることを特徴とするドーピング装置である。
Alternatively, a plurality of ion sources may be prepared and a plurality of different doping processes may be sequentially performed on the substrate being transferred.
A doping apparatus in which a substrate loading chamber, a doping chamber, and a substrate unloading chamber are arranged in series. The doping chamber has a first means for generating a linear or rectangular ion flow in cross section, and a cross section A second means for generating a linear or rectangular ion flow; and a substrate position control means for moving the substrate to be processed in one direction, in one direction from the substrate carry-in chamber to the substrate carry-out chamber through the doping chamber. A doping apparatus characterized by irradiating a substrate to be processed with a plurality of ion flows.
イオン源を複数用意することによって、複数の異なるドーピング処理を短時間に行うことができる。 By preparing a plurality of ion sources, a plurality of different doping processes can be performed in a short time.
また、上記各構成において、前記イオン流を発生する手段は、高周波エネルギー、またはマイクロ波および磁場を含むことを特徴の一つとしている。複数のイオン源を用いる場合は、異なる構成のイオン源を組み合わせることができる。 In each of the above structures, the means for generating the ion flow includes high frequency energy or microwaves and a magnetic field. When a plurality of ion sources are used, ion sources having different configurations can be combined.
また、イオンビームを重力方向に照射する装置構成に限定されず、垂直に立てた状態に近い傾斜状態の基板に対してイオンビームを水平方向に照射するような装置構成としてもよい。 Further, the present invention is not limited to the apparatus configuration that irradiates the ion beam in the direction of gravity, and may be an apparatus configuration that irradiates the ion beam in the horizontal direction to a substrate in an inclined state close to a vertically standing state.
また、基板を傾斜させる軸は、基板の中心を通る軸(基板の一辺に平行な軸)に特に限定されず、任意の軸、または任意の複数の軸とすることができる。例えば、基板の対角線を軸として基板を傾斜させてもよい。この場合、TFTの作製工程でのレーザー光の照射方向と、基板の対角線を合わせてもよい。加えて、TFTの配置も基板の対角線に合わせて適宜配置することが好ましい。 Moreover, the axis | shaft which inclines a board | substrate is not specifically limited to the axis | shaft (axis parallel to one side of a board | substrate) which passes along the center of a board | substrate, It can be set as arbitrary axes | shafts or arbitrary several axes | shafts. For example, the substrate may be tilted about the diagonal line of the substrate. In this case, the irradiation direction of the laser light in the TFT manufacturing process and the diagonal line of the substrate may be matched. In addition, it is preferable to arrange the TFTs appropriately according to the diagonal line of the substrate.
また、上記各構成において、前記基板姿勢に傾斜させた基板は、前記基板姿勢方向と直交する方向に移動させることも特徴の一つとしている。また、TFTの作製工程でのレーザー光の照射方向と、基板の搬送方向を合わせてもよい。加えて、TFTの配置も基板の搬送方向に合わせて適宜配置することが好ましい。 Further, in each of the above structures, it is also one of the features that the substrate inclined to the substrate posture is moved in a direction orthogonal to the substrate posture direction. Further, the irradiation direction of the laser light in the TFT manufacturing process may be matched with the transport direction of the substrate. In addition, it is preferable to arrange the TFTs as appropriate in accordance with the substrate transport direction.
本発明で用いるレーザ発振器は特に制限されることはなく、パルス発振または連続発振(CW)のいずれのレーザ発振器を用いることが可能である。パルス発振のレーザ発振器としては、エキシマレーザ、YAGレーザあるいはYVO4レーザ等を用いることができる。CWのレーザ発振器としては、YAGレーザ、YVO4レーザ、GdVO4レーザ、YLFレーザ、Arレーザを用いることができる。CWの固体レーザを用い、基本波の第2高調波〜第4高調波のレーザ光を照射することで、レーザ光の照射方向に沿って長く伸びた大粒径の結晶を得ることができる。例えば、代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。具体的には、連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数W以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は0.001〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を0.5〜2000cm/sec程度(好ましくは10〜200cm/sec)とし、照射する。 The laser oscillator used in the present invention is not particularly limited, and either a pulse oscillation or a continuous oscillation (CW) laser oscillator can be used. As a pulsed laser oscillator, an excimer laser, a YAG laser, a YVO 4 laser, or the like can be used. As a CW laser oscillator, a YAG laser, a YVO 4 laser, a GdVO 4 laser, a YLF laser, or an Ar laser can be used. By using a CW solid-state laser and irradiating laser light of the second to fourth harmonics of the fundamental wave, a crystal having a large particle size extending long along the irradiation direction of the laser light can be obtained. For example, typically, it is desirable to use the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm). Specifically, laser light emitted from a continuous wave YVO 4 laser is converted into a harmonic by a non-linear optical element to obtain laser light having an output number of W or more. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system and irradiated onto the semiconductor film. At this time, the energy density of about 0.001~100MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 0.5 to 2000 cm / sec (preferably 10 to 200 cm / sec).
また、パルス発振のレーザ光の発振周波数を0.5MHz以上とし、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。 Further, the laser crystallization may be performed using a frequency band significantly higher than a frequency band of several tens to several hundreds Hz that is usually used with an oscillation frequency of pulsed laser light of 0.5 MHz or more. It is said that the time from irradiating a semiconductor film with laser light by pulse oscillation until the semiconductor film is completely solidified is several tens to several hundreds nsec. Therefore, by using the above frequency band, it is possible to irradiate the next pulse of laser light from when the semiconductor film is melted by the laser light to solidification. Accordingly, since the solid-liquid interface can be continuously moved in the semiconductor film, a semiconductor film having crystal grains continuously grown in the scanning direction is formed. Specifically, a set of crystal grains having a width of 10 to 30 μm in the scanning direction and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, a semiconductor film having almost no crystal grain boundary at least in the channel direction of the thin film transistor can be formed.
また、基板を傾斜状態で処理する処理ユニットと連結させて、インラインシステムを構成する全ての処理ユニットを傾斜させることもできる。 In addition, all the processing units constituting the in-line system can be tilted by connecting the substrate to a processing unit that processes the substrate in an inclined state.
本発明により、回転させずに大面積基板を用いて不純物元素を均一にドーピングできる装置を備えた半導体装置の製造装置を実現できる。 According to the present invention, a semiconductor device manufacturing apparatus including a device capable of uniformly doping an impurity element using a large area substrate without rotating can be realized.
本発明の実施形態について、以下に説明する。 Embodiments of the present invention will be described below.
(実施の形態1)
図1(A)は本発明のドーピング装置の一例を示す斜視図である。また、図2は本発明のドーピング装置全体の構造の一例を示す上面図である。なお、図2において図1(A)と同一の箇所には同じ符号を用いている。
(Embodiment 1)
FIG. 1A is a perspective view showing an example of the doping apparatus of the present invention. FIG. 2 is a top view showing an example of the structure of the entire doping apparatus of the present invention. In FIG. 2, the same reference numerals are used for the same portions as in FIG.
イオン源12は、プラズマ室であるチャンバー内に設けられた熱電子放出用フィラメントと、チャンバーの周囲に極性を交互にして複数配置されたリング状の永久磁石とで構成されている。
The
また、加速電極部13は、チャンバー下部開口部にアノードであるチャンバーと同電位に保たれるイオン閉込め電極と、イオン閉込め電極より数kV低電位に保たれる引出し電極と、引出し電極より数十kV低電位に保たれる加速電極とで構成されている。なお、イオン閉込め電極、引出し電極、および加速電極はグリッド状電極である。
The accelerating
また、イオンビームを遮断するシャッターを設けて開閉操作を行うことによって照射のオンオフを制御してもよい。 Alternatively, irradiation on / off may be controlled by opening and closing a shutter for blocking the ion beam.
ガス導入口からチャンバー内に導入される作動ガス(水素や、フォスフィンや、ジボランなど)にフィラメントから放出される電子を作用させてプラズマを生成し、これを永久磁石の磁場によってチャンバ内に閉じこめつつ、引き出し電極によって電界を印加することでプラズマ中のイオンをイオン閉じこめ電極を通して引き出し、これを加速電極の電界で加速してイオンビーム14を発生させる。 A plasma is generated by causing electrons emitted from the filament to act on the working gas (hydrogen, phosphine, diborane, etc.) introduced into the chamber from the gas inlet, and this is confined in the chamber by the magnetic field of the permanent magnet. By applying an electric field by the extraction electrode, ions in the plasma are extracted through the ion confinement electrode, and this is accelerated by the electric field of the acceleration electrode to generate the ion beam 14.
そして、ドーピング室11内にイオンビーム14が照射され、傾斜状態の基板10にイオンが注入される。基板10は、傾斜軸16を中心として傾けられ、保持される。基板全面へのドーピング処理は、イオンビーム14の断面は線状もしくは長方形とし、基板をイオンビーム14の長尺方向に対して垂直な方向に移動させて行われる。
Then, the ion beam 14 is irradiated into the
図2に示すように、イオン源12の下方を通過するようにして基板10を走査方向15に移動させる。ドーピング室11は、ゲート弁23を介して基板搬入室20と連結されている。基板搬入室20には搬送ロボット22が設けられており、複数の基板が収納される基板カセット21からドーピング室の基板ステージ30に基板10を移載する。
As shown in FIG. 2, the
基板の傾斜を水平状態と傾斜状態とで変更する際には、基板ステージ30、或いは搬送ロボット22で基板の傾斜角度の変更を行う。
When changing the tilt of the substrate between the horizontal state and the tilted state, the tilt angle of the substrate is changed by the
基板ステージ30で基板の傾斜角度の変更を行う場合、図3にその一例を示すように基板制御機構32によって、基板の走査方向への移動およびステージの角度調節を行う。図3に示す基板制御機構32を用いれば、水平方向からドーピングを行い、θを60°以上120°未満として基板縦置き装置にも適用できる。基板の走査方向への移動はロボットに限らず、レールおよび駆動用ギヤードモータを用いてもよい。ステージの角度調節は、ゴニオメータなどの角度調節手段により行う。ゴニオメータが設けられたステージはゴニオステージとも呼ばれ、ステージ上方に回転中心があり、そこを支点として回転し、ステージ面が傾くステージである。また、土台33から延ばした垂線を含む面と、基板10の主表面とがなす角が角度αであり、基板面に垂直な面と土台33から延ばした垂線を含む面との角度が傾斜角度θである。なお、基板10は基板ステージ30にクランパー31で保持される。
When changing the tilt angle of the substrate on the
また、図7に基板の傾斜角度の変更を行う他の例を示す。基板制御機構83によって、基板の走査方向84への移動を行い、基板ステージ88に固定された基板87を走査する。軸が直交する2つのゴニオメータ85a、85bを用いれば、複雑な傾斜状態を維持することができる。例えば、基板の対角線を傾斜軸82とした傾斜状態の基板を維持することができる。この場合、傾斜軸82と基板の走査方向84は直交しない。第1のゴニオメータ85aは、基板のX方向と水平面となす角度が変更されるものであり、第2のゴニオメータ85bは、基板のY方向と水平面となす角度が変更されるものであり、基板上に設けられた半導体膜の傾き(水平面に対する角度)を自由自在に調節することができる。また、パーソナルコンピュータ86は、第1のゴニオメータ85a、第2のゴニオメータ85b、及び基板制御機構83に接続され、それぞれを制御する。
FIG. 7 shows another example of changing the tilt angle of the substrate. The
また、搬送ロボット22で傾斜角度の変更を行う場合、搬送ロボット22の保持部は基板を吸着することが可能であり、保持部は駆動手段によって所定の軸を中心に回動させることを可能とする。搬送ロボット22の保持部を回動させることによって保持部の姿勢を変えることができ、保持部で吸着している基板の姿勢変更を行うことができる。 In addition, when the tilt angle is changed by the transfer robot 22, the holding unit of the transfer robot 22 can suck the substrate, and the holding unit can be rotated around a predetermined axis by a driving unit. To do. By rotating the holding unit of the transfer robot 22, the posture of the holding unit can be changed, and the posture of the substrate adsorbed by the holding unit can be changed.
また、基板カセット21において、基板を傾斜状態でストックする構造としてもよく、この場合には、基板の傾斜状態をほとんど変更することなく基板移載、およびドーピング処理を行うことができる。 Further, the substrate cassette 21 may have a structure in which the substrate is stocked in an inclined state. In this case, the substrate transfer and the doping process can be performed with almost no change in the inclined state of the substrate.
また、同様にドーピング室11は、ゲート弁24を介して基板搬出室25と連結されている。基板搬出室25にも搬送ロボット27が設けられ、搬送ロボット27がドーピング処理を行った基板を基板カセット26に収容する。
Similarly, the
本発明のドーピング装置は、基板ステージにより傾斜状態を保ったまま基板を移動させてドーピング処理を行うため、大面積の基板の処理が可能となる。また、イオンビームの断面形状が四角形のため、全てのイオンビームが基板に照射され、効率よくイオン照射ができる。また、基板を回転させないため、イオンビームの長尺方向の幅を狭めることができる。 Since the doping apparatus of the present invention performs the doping process by moving the substrate while maintaining the tilted state by the substrate stage, it is possible to process a large-area substrate. Further, since the cross-sectional shape of the ion beam is a quadrangle, all the ion beams are irradiated onto the substrate, so that ion irradiation can be performed efficiently. Further, since the substrate is not rotated, the width of the ion beam in the longitudinal direction can be reduced.
また、本発明は、上述した装置構成に特に限定されず、パーティクルの問題があるため基板は垂直に立てた状態に近い傾斜状態でイオンビームを水平方向に照射するような装置構成としてもよい。 Further, the present invention is not particularly limited to the above-described apparatus configuration, and since there is a problem of particles, the apparatus may be configured to irradiate the ion beam in the horizontal direction in an inclined state close to a vertically standing state.
図30に基板を垂直に立てた装置構成の一例を示す。パーティクルの問題があるため基板601は垂直に立てた状態でイオンビーム602を水平方向に照射するような装置構成とすることが好ましい。また、基板カセットでは縦置きにしておき、基板を立てたまま搬送する機構によりチャンバーに搬入することが好ましい。なお、図30(A)ではイオンビーム照射手段603から照射されるイオンビームは線状となる図を示しているが特に限定されない。また、基板を保持して移動させる基板ステージ(例えば、図3に示す機構)は、2種類の動かし方がある。1つは、図30(B)に示すように基板を角度βだけ傾ける方法であり、もう一つは、図30(C)に示すように基板を角度βだけ傾ける方法である。また、イオンビームを照射している間、基板ステージはある角度βで固定してもよいし、ある角度範囲内で常に角度βを変化させてもよい。 FIG. 30 shows an example of an apparatus configuration in which a substrate is vertically set. Since there is a problem of particles, it is preferable that the substrate 601 be configured to irradiate the ion beam 602 in the horizontal direction with the substrate 601 standing vertically. Further, it is preferable that the substrate cassette is placed vertically and is carried into the chamber by a mechanism for carrying the substrate while standing. Note that FIG. 30A shows a diagram in which the ion beam irradiated from the ion beam irradiation means 603 is linear, but there is no particular limitation. Further, there are two ways of moving a substrate stage (for example, the mechanism shown in FIG. 3) that holds and moves the substrate. One is a method of tilting the substrate by an angle β as shown in FIG. 30B, and the other is a method of tilting the substrate by an angle β as shown in FIG. Further, while the ion beam is irradiated, the substrate stage may be fixed at a certain angle β, or the angle β may be constantly changed within a certain angle range.
また、斜めにドープを行いゲート電極の下方に不純物領域を形成するには、TFTの配置も考慮に入れる必要がある。図30(B)および図30(C)に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向600a、600bを合わせてTFTを含む回路を設計することが好ましい。 Further, in order to dope obliquely and form an impurity region below the gate electrode, it is necessary to consider the arrangement of TFTs. As shown in FIGS. 30B and 30C, it is preferable to design a circuit including TFTs by combining the movement of the substrate stage for tilting the substrate and the channel length directions 600a and 600b.
また、本発明は、上述した装置構成に特に限定されず、基板ステージに代えて基板搬送ローラを用い、傾斜状態の基板を保持、および搬送してもよい。この場合、基板は下面を搬送ローラ等の保持部材に保持され、傾斜下端をサイドガイドによって保持される。サイドガイドは、下端支持ローラが基板の下端に接し、これを側方から保持することによって、基板の傾斜下方への移動を抑える役割を果たすものである。 The present invention is not particularly limited to the above-described apparatus configuration, and a substrate transport roller may be used instead of the substrate stage to hold and transport the tilted substrate. In this case, the lower surface of the substrate is held by a holding member such as a transport roller, and the lower end of the slope is held by the side guide. The side guide plays a role of suppressing the downward movement of the substrate by tilting the lower end support roller in contact with the lower end of the substrate and holding it from the side.
また、上述した装置構成に特に限定されず、本発明のドーピング装置には、従来のイオンドーピング技術において公知であるイオン収束装置やイオン質量分離装置を付加してもよい。 Moreover, it is not specifically limited to the apparatus structure mentioned above, You may add the ion focusing apparatus and ion mass separation apparatus well-known in the conventional ion doping technique to the doping apparatus of this invention.
また、斜めに基板を保持してドーピングを行いゲート電極の下方に不純物領域を形成するには、TFTの配置も考慮に入れる必要がある。図1(B)は、ドーピング室11内における基板の状態を簡略に示した模式図である。図1(B)に示すように、基板を傾ける基板ステージの動かし方と、チャネル長方向17を合わせてTFTを含む回路を設計することが好ましい。
In addition, in order to perform doping while holding the substrate obliquely and form an impurity region below the gate electrode, it is necessary to consider the arrangement of TFTs. FIG. 1B is a schematic diagram simply showing the state of the substrate in the
(実施の形態2)
また、効率よく複数のドーピング処理を行うため、一つのドーピング室に複数のイオン源を設ける構成としてもよい。
(Embodiment 2)
In order to efficiently perform a plurality of doping processes, a plurality of ion sources may be provided in one doping chamber.
図6に本発明のドーピング装置全体の上面図の一例を示す。 FIG. 6 shows an example of a top view of the entire doping apparatus of the present invention.
図6に示すように第1のイオン源52aと、第2のイオン源52bとを並列して設け、それぞれ第1のイオンビーム54aと、第2のイオンビーム54bとを照射できるような装置となっている。 As shown in FIG. 6, an apparatus is provided in which a first ion source 52a and a second ion source 52b are provided in parallel and can irradiate a first ion beam 54a and a second ion beam 54b, respectively. It has become.
基板50は、基板カセット61から搬送ロボット62で基板搬入室60からゲート弁63を介してドーピング室51に搬入される。そして、基板50は基板ステージ70上に配置され、ドーピング室51内を走査方向55に移動して2つのイオン源の下方を通過する時、2回のイオンドーピング処理を行うことになる。そして、ドーピング処理を終えた基板はゲート弁64を介して搬送ロボット67によって基板搬出室65の基板カセット66に収納される。
The substrate 50 is carried from the substrate cassette 61 into the
例えば、2つのイオン源で加速電圧の異なる条件とし、高濃度不純物領域を形成するための第1のドーピング処理と、低濃度不純物領域を形成するための第2のドーピングを連続して行うことができる。 For example, the first ion treatment for forming the high-concentration impurity region and the second doping for forming the low-concentration impurity region can be continuously performed under the conditions of different acceleration voltages in the two ion sources. it can.
また、2つのイオン源に限定されず、3つ以上のイオン源を設けてもよい。 Moreover, it is not limited to two ion sources, You may provide three or more ion sources.
また、本実施の形態は実施の形態1と自由に組み合わせることができる。本実施の形態では、基板を水平に保持したまま移動させた例を示しているが、実施の形態1と同様に角度調節機能を有するステージを用いて、傾斜させたまま基板を移動させてもよい。
Further, this embodiment mode can be freely combined with
(実施の形態3)
本実施の形態に示すドーピング装置を用いた薄膜トランジスタの作製方法を、図8乃至図11を用いて詳細に説明する。
(Embodiment 3)
A method for manufacturing a thin film transistor using the doping apparatus described in this embodiment will be described in detail with reference to FIGS.
絶縁表面を有する基板100の上に下地膜として、スパッタリング法、PVD法、減圧CVD法(LPCVD法)、またはプラズマCVD法等のCVD法(Chemical Vapor Deposition)などにより窒化酸化珪素膜(SiNO)を用いて下地膜101aを10〜200nm(好ましくは50〜100nm)形成し、酸化窒化珪素膜(SiON)を用いて下地膜101bを50〜200nm(好ましくは100〜150nm)積層する。本実施の形態では、プラズマCVD法を用いて下地膜101a、下地膜101bを形成する。基板100としてはガラス基板、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いて良い。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよいし、フィルムのような可撓性基板を用いても良い。また、下地膜として2層構造を用いてもよいし、下地(絶縁)膜の単層膜又は2層以上積層させた構造を用いてもよい。
A silicon nitride oxide film (SiNO) is formed as a base film on the
次いで、下地膜上に半導体膜を形成する。半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。本実施の形態では、非晶質半導体膜を、レーザ結晶化し、結晶性半導体膜とするものを用いるのが好ましい。 Next, a semiconductor film is formed over the base film. The semiconductor film may be formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like) with a thickness of 25 to 200 nm (preferably 30 to 150 nm). In this embodiment mode, it is preferable to use a crystalline semiconductor film obtained by crystallizing an amorphous semiconductor film by laser crystallization.
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体(以下「アモルファス半導体:AS」ともいう。)、該非晶質半導体を光エネルギーや熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス(微結晶若しくはマイクロクリスタルとも呼ばれる。以下「SAS」ともいう。)半導体などを用いることができる。 As a material for forming the semiconductor film, an amorphous semiconductor (hereinafter also referred to as “amorphous semiconductor: AS”) manufactured by a vapor deposition method or a sputtering method using a semiconductor material gas typified by silane or germane is used. A polycrystalline semiconductor obtained by crystallizing a crystalline semiconductor using light energy or thermal energy, or a semi-amorphous (also referred to as microcrystal or microcrystal; hereinafter, also referred to as “SAS”) semiconductor can be used.
SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが520cm-1よりも低波数側にシフトしている。X線回折では珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。未結合手(ダングリングボンド)を終端させるために水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。SASは、珪化物気体をグロー放電分解(プラズマCVD)して形成する。珪化物気体としては、SiH4、その他にもSi2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることが可能である。またF2、GeF4を混合させても良い。この珪化物気体をH2、又は、H2とHe、Ar、Kr、Neから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は2〜1000倍の範囲、圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzである。基板加熱温度は300℃以下が好ましく、100〜200℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は1×1020cm-3以下とすることが望ましく、特に、酸素濃度は5×1019cm-3以下、好ましくは1×1019cm-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。また半導体膜としてフッ素系ガスより形成されるSAS層に水素系ガスより形成されるSAS層を積層してもよい。 SAS is a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal) and having a third state that is stable in terms of free energy and has a short-range order and a lattice. It includes a crystalline region with strain. A crystal region of 0.5 to 20 nm can be observed in at least a part of the film, and when silicon is the main component, the Raman spectrum shifts to a lower wave number side than 520 cm −1. Yes. In X-ray diffraction, diffraction peaks of (111) and (220) that are derived from the silicon crystal lattice are observed. In order to terminate dangling bonds (dangling bonds), hydrogen or halogen is contained at least 1 atomic% or more. The SAS is formed by glow discharge decomposition (plasma CVD) of a silicide gas. As the silicide gas, SiH 4 , Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4, and the like can be used. Further, F 2 and GeF 4 may be mixed. This silicide gas may be diluted with H 2 , or H 2 and one or more kinds of rare gas elements selected from He, Ar, Kr, and Ne. The dilution rate is in the range of 2 to 1000 times, the pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature is preferably 300 ° C. or lower, and can be formed even at a substrate heating temperature of 100 to 200 ° C. Here, as an impurity element mainly taken in at the time of film formation, it is desirable that impurities derived from atmospheric components such as oxygen, nitrogen, and carbon be 1 × 10 20 cm −3 or less, and in particular, the oxygen concentration is 5 × 10 5. It is preferable to be 19 cm −3 or less, preferably 1 × 10 19 cm −3 or less. Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a favorable SAS can be obtained. In addition, a SAS layer formed of a hydrogen-based gas may be stacked on a SAS layer formed of a fluorine-based gas as a semiconductor film.
非晶質半導体としては、代表的には水素化アモルファスシリコン、結晶性半導体としては代表的にはポリシリコンなどがあげられる。ポリシリコン(多結晶シリコン)には、800℃以上のプロセス温度を経て形成されるポリシリコンを主材料として用いた所謂高温ポリシリコンや、600℃以下のプロセス温度で形成されるポリシリコンを主材料として用いた所謂低温ポリシリコン、また結晶化を促進する元素などを添加し結晶化させたポリシリコンなどを含んでいる。もちろん、前述したように、セミアモルファス半導体又は半導体膜の一部に結晶相を含む半導体を用いることもできる。 A typical example of an amorphous semiconductor is hydrogenated amorphous silicon, and a typical example of a crystalline semiconductor is polysilicon. Polysilicon (polycrystalline silicon) is mainly made of so-called high-temperature polysilicon using polysilicon formed through a process temperature of 800 ° C. or higher as a main material, or polysilicon formed at a process temperature of 600 ° C. or lower. And so-called low-temperature polysilicon, and polysilicon crystallized by adding an element that promotes crystallization. Needless to say, as described above, a semi-amorphous semiconductor or a semiconductor containing a crystal phase in part of a semiconductor film can also be used.
半導体膜に、結晶性半導体膜を用いる場合、その結晶性半導体膜の作製方法は、公知の方法(レーザ結晶化法、熱結晶化法、またはニッケルなどの結晶化を助長する元素を用いた熱結晶化法等)を用いれば良い。また、SASである微結晶半導体をレーザ照射して結晶化し、結晶性を高めることもできる。結晶化を助長する元素を導入しない場合は、非晶質半導体膜にレーザ光を照射する前に、窒素雰囲気下500℃で1時間加熱することによって非晶質半導体膜の含有水素濃度を1×1020atoms/cm3以下にまで放出させる。これは水素を多く含んだ非晶質半導体膜にレーザ光を照射すると膜が破壊されてしまうからである。 In the case where a crystalline semiconductor film is used as the semiconductor film, a method for manufacturing the crystalline semiconductor film can be a known method (laser crystallization method, thermal crystallization method, or heat using an element that promotes crystallization such as nickel. A crystallization method or the like may be used. In addition, a microcrystalline semiconductor that is a SAS can be crystallized by laser irradiation to improve crystallinity. In the case where an element for promoting crystallization is not introduced, the concentration of hydrogen contained in the amorphous semiconductor film is set to 1 × by heating at 500 ° C. for 1 hour in a nitrogen atmosphere before irradiating the amorphous semiconductor film with laser light. Release to 10 20 atoms / cm 3 or less. This is because the film is destroyed when an amorphous semiconductor film containing a large amount of hydrogen is irradiated with laser light.
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、CVD法、プラズマ処理法(プラズマCVD法も含む)、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのUV光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。 The method of introducing the metal element into the amorphous semiconductor film is not particularly limited as long as the metal element can be present on the surface of the amorphous semiconductor film or inside the amorphous semiconductor film. For example, sputtering, CVD, A plasma treatment method (including a plasma CVD method), an adsorption method, or a method of applying a metal salt solution can be used. Among these, the method using a solution is simple and useful in that the concentration of the metal element can be easily adjusted. At this time, in order to improve the wettability of the surface of the amorphous semiconductor film and to spread the aqueous solution over the entire surface of the amorphous semiconductor film, irradiation with UV light in an oxygen atmosphere, thermal oxidation method, hydroxy radical It is desirable to form an oxide film by treatment with ozone water or hydrogen peroxide.
連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。具体的には、連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力数W以上のレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜に照射する。このときのエネルギー密度は0.001〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、走査速度を0.5〜2000cm/sec程度(好ましくは10〜200cm/sec)とし、照射する。 By using a solid-state laser capable of continuous oscillation and irradiating laser light of the second to fourth harmonics of the fundamental wave, a crystal having a large grain size can be obtained. For example, typically, it is desirable to use the second harmonic (532 nm) or the third harmonic (355 nm) of an Nd: YVO 4 laser (fundamental wave 1064 nm). Specifically, laser light emitted from a continuous wave YVO 4 laser is converted into a harmonic by a non-linear optical element to obtain laser light having an output number of W or more. Then, it is preferably formed into a rectangular or elliptical laser beam on the irradiation surface by an optical system and irradiated onto the semiconductor film. At this time, the energy density of about 0.001~100MW / cm 2 (preferably 0.1 to 10 MW / cm 2) is required. Then, irradiation is performed at a scanning speed of about 0.5 to 2000 cm / sec (preferably 10 to 200 cm / sec).
なおレーザは、公知の連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、Arレーザ、Krレーザなどがあり、固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、Y2O3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイアレーザなどが挙げられる。 As the laser, a known continuous wave gas laser or solid-state laser can be used. Examples of gas lasers include Ar laser and Kr laser, and solid-state lasers include YAG laser, YVO 4 laser, YLF laser, YAlO 3 laser, Y 2 O 3 laser, glass laser, ruby laser, alexandrite laser, Ti: sapphire laser. Etc.
また、パルス発振のレーザ光の発振周波数を0.5MHz以上とし、通常用いられている数十Hz〜数百Hzの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行っても良い。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十nsec〜数百nsecと言われている。よって上記周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が10〜30μm、走査方向に対して垂直な方向における幅が1〜5μm程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。 Further, the laser crystallization may be performed using a frequency band significantly higher than a frequency band of several tens to several hundreds Hz that is usually used with an oscillation frequency of pulsed laser light of 0.5 MHz or more. It is said that the time from irradiating a semiconductor film with laser light by pulse oscillation until the semiconductor film is completely solidified is several tens to several hundreds nsec. Therefore, by using the above frequency band, it is possible to irradiate the next pulse of laser light from when the semiconductor film is melted by the laser light to solidification. Accordingly, since the solid-liquid interface can be continuously moved in the semiconductor film, a semiconductor film having crystal grains continuously grown in the scanning direction is formed. Specifically, a set of crystal grains having a width of 10 to 30 μm in the scanning direction and a width of about 1 to 5 μm in a direction perpendicular to the scanning direction can be formed. By forming single crystal grains extending long along the scanning direction, a semiconductor film having almost no crystal grain boundary at least in the channel direction of the thin film transistor can be formed.
また、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光の照射により半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じるしきい値のばらつきを抑えることができる。 Further, laser light may be irradiated in an inert gas atmosphere such as a rare gas or nitrogen. Accordingly, the surface roughness of the semiconductor can be suppressed by laser light irradiation, and variations in threshold values caused by variations in interface state density can be suppressed.
非晶質半導体膜の結晶化は、熱処理とレーザ光照射による結晶化を組み合わせてもよく、熱処理やレーザ光照射を単独で、複数回行っても良い。 Crystallization of the amorphous semiconductor film may be a combination of heat treatment and crystallization by laser light irradiation, or may be performed multiple times by heat treatment or laser light irradiation alone.
本実施の形態では、下地膜101b上に、非晶質珪素を用いて、非晶質半導体膜115を形成する。非晶質半導体膜115に、レーザ光170を矢印171の方向に走査しながら照射することで、結晶化させ、結晶性半導体膜116を形成する(図8(A)および図8(B)参照)。なお、図8(B)は、照射時の模式的な斜視図を示しており、点線で囲まれた部分を活性層とするTFTのチャネル長方向と一致させるように走査する。
In this embodiment, the
このようにして得られた半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよいが、本実施の形態では、低濃度p型不純物領域を有するようにnチャネル型薄膜トランジスタを作製し、薄膜トランジスタのしきい値電圧を制御する。よって、本発明を用いると、しきい値電圧制御のためのドーピング工程を必ずしも行わなくてよいので、工程が簡略化する。 In order to control the threshold voltage of the thin film transistor, the semiconductor film obtained in this manner may be doped with a small amount of impurity element (boron or phosphorus). An n-channel thin film transistor is manufactured so as to have a p-type impurity region, and a threshold voltage of the thin film transistor is controlled. Therefore, when the present invention is used, the doping process for controlling the threshold voltage is not necessarily performed, and thus the process is simplified.
次に結晶性半導体膜116をマスクを用いてパターニングする。本実施の形態ではフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層102を形成する。
Next, the
パターニングの際のエッチング加工は、プラズマエッチング(ドライエッチング)又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、CF4、NF3、Cl2、BCl3、などのフッ素系又は塩素系のガスを用い、HeやArなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。 As the etching process at the time of patterning, either plasma etching (dry etching) or wet etching may be employed, but plasma etching is suitable for processing a large area substrate. As an etching gas, a fluorine-based or chlorine-based gas such as CF 4 , NF 3 , Cl 2 , or BCl 3 may be used, and an inert gas such as He or Ar may be appropriately added. Further, if an atmospheric pressure discharge etching process is applied, a local electric discharge process is also possible, and it is not necessary to form a mask layer on the entire surface of the substrate.
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出(噴出)法(その方式によっては、インクジェット法とも呼ばれる。)は、特定の目的に調合された組成物の液滴を選択的に吐出(噴出)して所定のパターン(導電層や絶縁層など)を形成することができる。この際、被形成領域に酸化チタン膜などを形成する前処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。 In the present invention, a conductive layer for forming a wiring layer or an electrode layer, a mask layer for forming a predetermined pattern, or the like may be formed by a method capable of selectively forming a pattern such as a droplet discharge method. . A droplet discharge (ejection) method (also called an ink-jet method depending on the method) is a method in which a droplet of a composition prepared for a specific purpose is selectively ejected (ejection) to form a predetermined pattern (such as a conductive layer or a conductive layer). An insulating layer or the like can be formed. At this time, pretreatment for forming a titanium oxide film or the like in the formation region may be performed. In addition, a method by which a pattern can be transferred or drawn, for example, a printing method (a method for forming a pattern such as screen printing or offset printing) can be used.
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。 In this embodiment mode, a resin material such as an epoxy resin, an acrylic resin, a phenol resin, a novolac resin, a melamine resin, or a urethane resin is used as a mask to be used. Also, organic materials such as benzocyclobutene, parylene, flare, permeable polyimide, compound materials made by polymerization of siloxane polymers, composition materials containing water-soluble homopolymers and water-soluble copolymers, etc. are used. You can also Alternatively, a commercially available resist material containing a photosensitizer may be used. For example, a novolak resin that is a typical positive resist and a naphthoquinonediazide compound that is a photosensitizer, a base resin that is a negative resist, diphenylsilanediol, and An acid generator or the like may be used. When using the droplet discharge method, regardless of which material is used, the surface tension and viscosity are appropriately adjusted by adjusting the concentration of the solvent or adding a surfactant or the like.
半導体層102を覆うゲート絶縁層105を形成する。ゲート絶縁層105はプラズマCVD法またはスパッタ法などを用い、厚さを40〜150nmとして珪素を含む絶縁膜で形成する。ゲート絶縁層105としては、珪素の酸化物材料又は窒化物材料等の公知の材料で形成すればよく、積層でも単層でもよい。本実施の形態では、ゲート絶縁層は積層構造を用いる。半導体層102上に第一層目の絶縁膜として膜厚1〜100nm、好ましくは1〜10nm、さらに好ましくは2〜5nmである膜厚の薄い酸化珪素膜を形成する。第1層目の絶縁層の形成方法としては、GRTA(Gas Rapid Thermal Anneal)法、LRTA(Lamp Rapid Thermal Anneal)法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い第一層目の絶縁層を形成することができる。本実施形態では、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜3層の積層を用いる。またそれらや、酸化窒化珪素膜の単層、2層からなる積層でも良い。好適には、緻密な膜質を有する窒化珪素膜を用いるとよい。なお、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
A
次いで、ゲート絶縁層105上にゲート電極層として用いる膜厚20〜100nmの第1の導電膜106と、膜厚100〜400nmの第2の導電膜107とを積層して形成する(図8(C)参照)。第1の導電膜106及び第2の導電膜107は、スパッタリング法、蒸着法、CVD法等の公知の手法により形成することができる。第1の導電膜及び第2の導電膜はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジウム(Nd)から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、膜厚50nmのタングステン膜、膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。本実施の形態では、第1の導電膜106として窒化タンタル(TaN)、第2の導電膜107としてタングステン(W)を用いる。
Next, a first
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第2の導電膜107をパターニングし、第1のゲート電極層205を形成する。ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節することにより、第1の導電膜を所望のテーパー形状にエッチングすることができる。なお、エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス又はO2を適宜用いることができる。
Next, a resist mask is formed by photolithography, the second
ゲート電極層の幅D1を細くすることによって、高速動作が可能な薄膜トランジスタを形成することができる。第1のゲート電極層205をチャネル方向の幅を細く形成する2つの方法を図11に示す。図11(A)は、図8(C)に対応しており、基板100上に、第2の導電膜107まで形成されている。
A thin film transistor capable of high-speed operation can be formed by reducing the width D1 of the gate electrode layer. Two methods for forming the first
まず、第1の方法を図11(B)、図11(C)、図11(F)を用いて説明する。第2の導電膜107上に、レジストからなるマスク220を形成する。マスク220はフォトリソグラフィ法や液滴吐出法などを用いて形成する。図11(B)で示すように、マスク220を用いて第2の導電膜107をエッチングし、第1のゲート電極層210を形成する。その後、マスク220を除去せず、さらに第1のゲート電極層210を矢印255の方向にエッチングする。第1のゲート電極層210の幅を第1のゲート電極層205まで細らせ、第1のゲート電極層205を形成する(図11(C)参照)。マスク220を除去し、図11(F)に示すように、ゲート電極の幅D1が、200nm〜1500nm、好ましくは200nm〜700nmである第1のゲート電極層205を完成することができる。
First, the first method will be described with reference to FIGS. 11B, 11C, and 11F. A
次に、第2の方法を図11(D)、図11(E)、図11(F)を用いて説明する。第2の導電膜107上に、レジストからなるマスク220を形成する。マスク220はフォトリソグラフィ法や液滴吐出法などを用いて形成する。マスク220をさらに、矢印256の方向に、エッチング、アッシング等によりスリミングして、さらに幅の細いマスク221を形成する(図11(E)参照)。微小に線幅細く形成されたマスク221を用いて、第2の導電膜107をパターニングし、マスク221を除去することによって、同様にゲート電極層の幅D1の狭い、第1のゲート電極層205を形成することができる。ゲート電極層の幅D1を当該範囲内に設定することにより、後にチャネル長の短い薄膜トランジスタを形成することが可能であり、高速度動作が可能な半導体装置を作製することが可能である。
Next, a second method will be described with reference to FIGS. 11D, 11E, and 11F. A
次に、第1のゲート電極層205をマスクとして、p型を付与する不純物元素251を添加する。ここでは、図1に示すドーピング装置を用い、半導体層102の表面に対して60度未満、好ましくは5〜45度で、p型を付与する不純物元素を添加し、第1のp型不純物領域103a、第1のp型不純物領域103bを形成する(図8(D)参照)。p型を付与する不純物元素は、半導体層表面に向かって斜めにドーピングされるので、第1のゲート電極層205で覆われる半導体層102の領域にも添加され、第1のp型不純物領域103bを形成する。一方、p型を付与する不純物元素の一部は、第1のゲート電極層205によって遮蔽されるので、第1のp型不純物領域103aは、ゲート電極層205に覆われている半導体領域を含んでいない。ここでは、第1のp型不純物領域103a、第1のp型不純物領域103bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Next, an
また、図9にドーピング時における基板の状態を示す。図9(A)は上面図を示し、図9(B)は図9(A)中の点線IJで切断した断面図、図9(C)は図9(A)中の点線GHで切断した断面図をそれぞれ示している。また、図9(C)と図8(D)は同一である。なお、図9において、図8と同じ箇所には同じ符号を用いる。 FIG. 9 shows the state of the substrate during doping. 9A is a top view, FIG. 9B is a cross-sectional view taken along the dotted line IJ in FIG. 9A, and FIG. 9C is cut along the dotted line GH in FIG. 9A. Cross-sectional views are shown respectively. Further, FIG. 9C and FIG. 8D are the same. In FIG. 9, the same reference numerals are used for the same portions as in FIG.
また、基板の回転する軸と平行な面で切断した場合、図9(B)に示すように垂直にドーピングされるように見えるが、特に限定されず、例えば、図7に示すステージを用いて複数の軸で基板を傾斜させれば、どの面で切断しても斜めにドーピングさせることもできる。 Further, when it is cut along a plane parallel to the axis of rotation of the substrate, it appears to be doped vertically as shown in FIG. 9B, but there is no particular limitation. For example, using a stage shown in FIG. If the substrate is inclined with respect to a plurality of axes, it can be doped obliquely regardless of which plane is cut.
本実施例の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をLov領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をLoff領域と示す。第1のp型不純物領域103a、103bにおいてゲート電極層205とオーバーラップしている領域はハッチングと白地で示されているが、これは、白地部分にボロンが添加されていないということを示すのではなく、上述したように、この領域のボロンの濃度分布がゲート電極層205のテーパー部の膜厚を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
In this embodiment mode, a region where the impurity region overlaps with the gate electrode layer through the gate insulating layer is referred to as a Lov region, and a region where the impurity region does not overlap with the gate electrode layer through the gate insulating layer is referred to as a Loff region. The regions overlapping with the
再び、第1のゲート電極層205をマスクとして、n型を付与する不純物元素252を添加する。半導体層102の表面に対して垂直にn型を付与する不純物元素252を添加し、第1のn型不純物領域104a、第1のn型不純物領域104bを形成する(図10(A)参照)。第1のn型不純物領域104a、第1のn型不純物領域104bにおいては、既にp型を付与する不純物元素が添加されているため、p型からn型へ反転するために第1のp型不純物領域103a、第1のp型不純物領域103bのp型を付与する不純物元素濃度よりも高い濃度のn型を付与する不純物元素を添加する。そして、第1のn型不純物領域104a、第1のn型不純物領域104bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
Again, an
ここでは、第1のゲート電極層205を用いて自己整合的にn型を付与する不純物元素252を添加したため、第1のp型不純物領域103bにおいて第1のゲート電極層205と重なっている領域には、n型を付与する不純物元素252は添加されず、p型不純物領域として残存する。よって、半導体層102には、第2のp型不純物領域208が形成され、第2のp型不純物領域208はLov領域である。一方、第1のn型不純物領域104a、第1のn型不純物領域104bは、ゲート電極層205に覆われていないので、Loff領域である。
Here, since the
次に、第1の導電膜106、ゲート電極層205等を覆う絶縁層を形成した後、これをRIE(Reactive ion etching:反応性イオンエッチング)法による異方性のエッチングによって加工し、ゲート電極層205の側壁に自己整合的にサイドウォール(側壁スペーサ)201を形成する(図10(B)参照)。ここで、絶縁層について特に限定はなく、TEOS(Tetra−Ethyl−Orso−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱CVD、プラズマCVD、常圧CVD、バイアスECRCVD、スパッタリング等の方法によって形成することができる。
Next, after an insulating layer covering the first
本実施の形態では、ゲート電極層を積層構造とするため、第1の導電膜106が、エッチングストッパーとして機能する。次に、第1の導電膜106を第1のゲート電極層205及びサイドウォール201をマスクとして、エッチングし、第2のゲート電極層202を形成する。本実施の形態では、第1の導電膜106と第2の導電膜107を、エッチングの選択比が高い材料を用いているので、第1のゲート電極層205を第1の導電膜106をエッチングする際のマスクとして用いることができる。第1の導電膜106と第2の導電膜107とのエッチングの選択比があまり高くない場合は、サイドウォール201を形成する際、絶縁層を第1のゲート電極層205上に残すように形成したり、第1のゲート電極層205上にレジストからなるマスクを形成するとよい。このように第1のゲート電極層205を保護することによって、第1の導電膜106をエッチング加工する際、第1のゲート電極層205の膜減りを防ぐことができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、公知のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス又はO2を適宜用いることができる。
In this embodiment mode, since the gate electrode layer has a stacked structure, the first
次にサイドウォール201及び第1のゲート電極層205をマスクとして、半導体層102に、半導体層102の表面に対して垂直にn型を付与する不純物元素253を添加し、第2のn型不純物領域203a、第2のn型不純物領域203bを形成する(図10(C)参照)。ここでは、第2のn型不純物領域203a、第2のn型不純物領域203bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてリン(P)を用いる。サイドウォール201がマスクとなりn型を付与する不純物元素が添加されない領域は、第3のn型不純物領域206a、第3のn型不純物領域206bとなる。第3のn型不純物領域206a、第3のn型不純物領域206bは、第2のゲート電極層202に覆われているため、Lov領域である。なお、半導体層102には、チャネル形成領域207が形成される(図10(C)参照)。
Next, using the
第2のn型不純物領域203a、第2のn型不純物領域203bは、n型を付与する不純物元素の濃度が高濃度である高濃度不純物領域であり、ソース領域及びドレイン領域として機能する。一方低濃度不純物領域である第3のn型不純物領域206a、第3のn型不純物領域206bは、第2のゲート電極層202に覆われているため、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。この結果、高速動作が可能な半導体装置を形成することができる。
The second n-
不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と半導体層との界面へのプラズマダメージを回復することができる。 In order to activate the impurity element, heat treatment, intense light irradiation, or laser light irradiation may be performed. Simultaneously with activation, plasma damage to the gate insulating layer and plasma damage to the interface between the gate insulating layer and the semiconductor layer can be recovered.
次いで、パッシベーション膜として水素を含む絶縁膜108を形成する。この絶縁膜108としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。絶縁膜108は窒化珪素膜に限定されるものでなく、プラズマCVDを用いた窒化酸化珪素(SiNO)膜でもよく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
Next, an insulating
さらに、窒素雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行う。好ましくは、400〜500℃で行う。この工程は絶縁膜108に含まれる水素により半導体層のダングリングボンドを終端する工程である。
Further, a heat treatment is performed at 300 to 550 ° C. for 1 to 12 hours in a nitrogen atmosphere to perform a step of hydrogenating the semiconductor layer. Preferably, it carries out at 400-500 degreeC. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the insulating
絶縁膜108は窒化珪素、酸化珪素、酸化窒化珪素(SiON)、窒化酸化珪素(SiNO)、窒化アルミニウム(AlN)、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)を含む物質から選ばれた材料で形成することができる。また、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基とフルオロ基とを用いてもよい。
The insulating
次いで、層間絶縁膜となる絶縁層109を形成する(図10(D)参照)。本発明において、平坦化のために設ける層間絶縁膜としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが要求されている。こうした絶縁層の形成方法としては、スピンコート法で代表される塗布法を用いると好ましい。
Next, an insulating
本実施の形態では、絶縁層109の材料としては、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜(SiOx)と呼べる。このアルキル基を含む酸化珪素(SiOx)膜は、300℃以上の加熱処理にも耐えうるものである。
In this embodiment mode, the material of the insulating
絶縁層109は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、CVD法、蒸着法等を採用することができる。液滴吐出法により絶縁層109を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。スピンコート、また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。
The insulating
絶縁層109は、シリコン(Si)と酸素(O)との結合で骨格構造が構成される絶縁膜の他に、耐熱性が高く、平坦化性がよいものであれば、無機材料(酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜など)、感光性または非感光性の有機材料(有機樹脂材料)(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ベンゾシクロブテンなど)、レジスト、低誘電率であるLow−k材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。
The insulating
次いで、レジストからなるマスクを用いて絶縁層109、絶縁膜108、ゲート絶縁層105に半導体層102に達するコンタクトホール(開口部)を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。本実施の形態では、絶縁層109及び絶縁膜108と、ゲート絶縁層105と選択比が取れる条件で、第1のエッチングを行い、絶縁層109及び絶縁膜108を除去する。次に第2のエッチングによって、ゲート絶縁層105を除去し、ソース領域又はドレイン領域である第2のn型不純物領域203a、第2のn型不純物領域203bに達する開口部を形成する。
Next, contact holes (openings) reaching the
第1のエッチングを行い、絶縁層109及び絶縁膜108を除去する。エッチング(ウェットエッチングまたはドライエッチング)を行う。用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用いることができる。中でも比較的原子半径が大きく、且つ、安価なアルゴンを用いることが好ましい。本実施の形態では、CF4、O2、He、Arとを用いる。ドライエッチングを行う際のエッチング条件は、CF4の流量を380sccm、O2の流量を290sccm、Heの流量を500sccm、Arの流量を500sccm、RFパワーを3000W、圧力を25Paとする。上記条件によりエッチング残渣を低減することができる。
First etching is performed to remove the insulating
なお、ゲート絶縁層105上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させ、オーバーエッチングすると良い。1回のエッチングでテーパー形状としてもよいし、複数のエッチングによってテーパー形状にしてもよい。さらにCF4、O2、Heを用いて、CF4の流量を550sccm、O2の流量を450sccm、Heの流量を350sccm、RFパワーを3000W、圧力を25Paとし、2回目のドライエッチングを行ってテーパー形状としてもよい。
Note that in order to perform etching without leaving a residue on the
次に第2のエッチングとして、ゲート絶縁層105をエッチングし、ソース領域、ドレイン領域に達する開口部を形成する。開口部は、絶縁層109をエッチングした後、再度マスクを形成するか、エッチングされた絶縁層109をマスクとして、絶縁膜108及びゲート絶縁層105をエッチングし、開口部を形成すればよい。エッチング用ガスにCHF3とArを用いてゲート絶縁層105のエッチング処理を行う。上記条件のエッチングにより、エッチング残渣を低減し、凹凸の少ない平坦性の高いコンタクトホールを形成することができる。なお、より半導体層上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
Next, as the second etching, the
導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層112を形成する。このソース電極層又はドレイン電極層112は、後に形成する配線等と接し、薄膜トランジスタと配線を接続する配線である。ソース電極層又はドレイン電極層112は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電界メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層112の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Si、Ge、Zr、Ba等の金属又はその合金、若しくはその金属窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、TiとAlとTiとを積層したのち、所望の形状にパターニングして、ソース電極層又はドレイン電極層112を形成する。
A conductive film is formed, and the conductive film is etched to form a source electrode layer or a
以上の工程により、半導体層に、高濃度不純物領域である第2のn型不純物領域203a、第2のn型不純物領域203b、低濃度不純物領域である第3のn型不純物領域206a、第3のn型不純物領域206b、第2のp型不純物領域208、チャネル形成領域207を有する薄膜トランジスタ150を形成することができる(図10(E)参照)。図10(E)で示す、第2のp型不純物領域208の幅D2は5〜200nmが好ましく、第3のn型不純物領域206a、第3のn型不純物領域206bの幅は10〜200nmが好ましい。第2のp型不純物領域の幅D2及び第3のn型不純物領域の幅D1を上記の範囲内にすることで、しきい値をシフトし、かつカットオフ電流を低減することが可能なnチャネル型薄膜トランジスタを作製することが可能である。
Through the above steps, the second n-
本実施の形態では、nチャネル型薄膜トランジスタに低濃度p型不純物領域を形成したが、同様にしてpチャネル型薄膜トランジスタに低濃度n型不純物領域を形成することもできる。 In this embodiment mode, a low-concentration p-type impurity region is formed in an n-channel thin film transistor; however, a low-concentration n-type impurity region can be formed in a p-channel thin film transistor in the same manner.
また、以下の方法により、図10に示す基板100からの薄膜トランジスタ150を剥離することが可能である。剥離方法としては、(1)基板100に、300〜500度程度の耐熱性を有する基板を用い、基板100と薄膜トランジスタ150の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、薄膜トランジスタ150を剥離する方法、(2)基板100と薄膜トランジスタ150の間に水素を含む非晶質珪素膜を設け、レーザ光を照射、またはガス・溶液でのエッチングにより非晶質珪素膜を除去することで、薄膜トランジスタ150を剥離する方法、(3)薄膜トランジスタ150が形成された基板100を機械的に削除、又は溶液やCF3等のガスによるエッチングで除去することで、薄膜トランジスタ150を切り離す方法等が挙げられる。また、剥離した薄膜トランジスタ150は、用いられる用途に合わせて多様な材質や性質の物質に貼り合わせることができる。例えばフレキシブル基板への貼り付けは、市販の接着剤を用いればよく、エポキシ樹脂系接着剤や樹脂添加剤等の接着材を用いればよい。
Further, the
上記のように、剥離した薄膜トランジスタ150をフレキシブル基板に貼り合わせると、厚さが薄く、軽く、落下しても割れにくい半導体装置を提供することができる。また、フレキシブル基板は可撓性を有するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板100を再利用すれば、安価な半導体装置の提供が可能である。また、本実施の形態で形成した薄膜トランジスタは、サイドウォール構造であるため、サブミクロン構造の薄膜トランジスタにおいてもLDD領域を形成することが可能である。
As described above, when the peeled
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を形成することができるため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。本実施の形態における薄膜トランジスタは、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタであるため、高速動作が可能であり、且つ消費電力が低減された半導体装置を形成することが可能である。 When the present invention is used, an impurity region having an impurity element imparting a different conductivity type can be formed in a semiconductor layer; thus, fine characteristics of a thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. Since the thin film transistor in this embodiment is an n-channel thin film transistor having a low-concentration p-type impurity region, a semiconductor device capable of high-speed operation and reduced power consumption can be formed.
また、本実施の形態で形成される半導体装置は、結晶性半導体膜を用いて形成することが可能であるため、高価な単結晶半導体基板を用いずとも、半導体装置を作製することができる。このため、コスト削減が可能である。さらに本実施の形態で作製した薄膜トランジスタ150を剥離し、フレキシブル基板に接着することにより、薄型の半導体装置の作製が可能である。
Further, since the semiconductor device formed in this embodiment can be formed using a crystalline semiconductor film, the semiconductor device can be manufactured without using an expensive single crystal semiconductor substrate. For this reason, cost reduction is possible. Further, a thin semiconductor device can be manufactured by peeling the
本実施の形態は、実施の形態1または実施の形態2と自由に組み合わせることが可能である。
This embodiment mode can be freely combined with
(実施の形態4)
実施の形態3では、図1のドーピングを用い、第2のp型不純物領域208を有するTFTを形成した例を示したが、特に限定されず、実施の形態3に示す構造を含めて、8種類の構造を得ることができる。nチャネル型薄膜トランジスタ(構造A)低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを4種類(構造B、構造C、構造D、構造E)、pチャネル型薄膜トランジスタ(構造F)、低濃度n型不純物領域を有するpチャネル型薄膜トランジスタを4種類(構造G、構造H、構造I、構造J)、合計8種類である。図12(B)、図13(B)、図14(B)、図15(B)に薄膜トランジスタの各構造を示す。
(Embodiment 4)
In the third embodiment, an example in which a TFT having the second p-
低濃度p型不純物領域を有するnチャネル型薄膜トランジスタの電流電圧(I−V)特性のシミュレーション結果について、図12及び図13を用いて説明する。図12(A)は、図12(B)に示すモデル図を想定し、標準のnチャネル型薄膜トランジスタ及びドレイン側に低濃度p型不純物領域(以下、p―と示す。)を設けたnチャネル型薄膜トランジスタのI−V特性を示す。 Simulation results of current-voltage (IV) characteristics of an n-channel thin film transistor having a low-concentration p-type impurity region will be described with reference to FIGS. 12A assumes a model diagram shown in FIG. 12B, and an n-channel in which a standard n-channel thin film transistor and a low-concentration p-type impurity region (hereinafter referred to as p−) are provided on the drain side. The IV characteristic of a thin film transistor is shown.
図12(B)には、それぞれの薄膜トランジスタの構造を示す。構造AはLoffを有する標準のnチャネル型薄膜トランジスタ、構造Bはp-の幅を100nmとしたnチャネル型薄膜トランジスタ、構造Cはp-の幅を300nmとしたnチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/Wを1000/20000nm、Loff領域の幅を300nm、ゲート絶縁層の膜厚を20nm、ソース領域及びドレイン領域(n+と示す。)の不純物濃度を1×1020cm-3、Loff領域の不純物濃度を1×1018cm-3、p-の不純物濃度を1×1018cm-3として、I−V特性のシミュレーションを行った。 FIG. 12B illustrates the structure of each thin film transistor. Structure A is a standard n-channel thin film transistor having Loff, structure B is an n-channel thin film transistor with a p − width of 100 nm, and structure C is an n-channel thin film transistor with a p − width of 300 nm. In addition, L / W of each thin film transistor is 1000/20000 nm, the width of the Loff region is 300 nm, the thickness of the gate insulating layer is 20 nm, and the impurity concentration of the source region and the drain region (denoted as n + ) is 1 × 10 20. The IV characteristics were simulated by setting the impurity concentration of cm −3 , the Loff region to 1 × 10 18 cm −3 , and the impurity concentration of p − to 1 × 10 18 cm −3 .
図12(A)において実線が構造AのI−V特性、破線がそれぞれをp-を有する構造B及び構造CのI−V特性を示す。p-を有することにより、薄膜トランジスタのしきい値が正側へシフトしていることが分かる。また、p-の幅が大きくなるほど(即ち、構造Bより構造Cの方が)しきい値のシフト量が大きくなっていることが分かる。 In FIG. 12A, the solid line indicates the IV characteristics of the structure A, and the broken lines indicate the IV characteristics of the structures B and C each having p − . It can be seen that by having p − , the threshold value of the thin film transistor is shifted to the positive side. It can also be seen that the shift amount of the threshold value increases as the width of p− increases (that is, in the structure C than in the structure B).
図13は、p-をソース側に有する薄膜トランジスタのI−V特性のシミュレーション結果を示す。図13(A)は、図13(B)に示すモデル図を想定し、標準のnチャネル型薄膜トランジスタ、及びソース側に第2p型不純物領域(以下、p―と示す。)を有するnチャネル型薄膜トランジスタのI−V特性を示す。 FIG. 13 shows a simulation result of IV characteristics of a thin film transistor having p − on the source side. FIG. 13A assumes a model diagram shown in FIG. 13B, and an n-channel type having a standard n-channel thin film transistor and a second p-type impurity region (hereinafter referred to as p-) on the source side. The IV characteristic of a thin-film transistor is shown.
図13(B)には、それぞれの薄膜トランジスタの構造を示す。構造Aは、図12(B)に示した標準のnチャネル型薄膜トランジスタと同様であり、構造Dはp-の幅を100nmとしたnチャネル型薄膜トランジスタ、構造Eはp-の幅を300nmとしたnチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/W、Loff領域幅、ゲート絶縁層の膜厚、n+の濃度は図12で用いた値と同様の値を用いた。 FIG. 13B illustrates the structure of each thin film transistor. Structure A is the same as the standard n-channel thin film transistor shown in FIG. 12B, structure D is an n-channel thin film transistor with a p − width of 100 nm, and structure E has a p − width of 300 nm. It is an n-channel thin film transistor. In addition, L / W, Loff region width, gate insulating layer thickness, and n + concentration of each thin film transistor were the same as those used in FIG.
図13(A)において実線が構造AのI−V特性、破線がそれぞれをp-を有する構造D及び構造EのI−V特性を示す。p-を有することにより、薄膜トランジスタのしきい値が正側へシフトしている。また、p-の幅が大きくなるほど(即ち、構造Dより構造Eの方が)しきい値のシフト量が大きくなっている。さらに、カットオフ電流(Icut)が標準のnチャネル型薄膜トランジスタよりも下がっている。カットオフ電流(Icut) とは、Id −Vg 特性において、ゲート電圧Vg が0V の時のドレイン電流Idの値である。 In FIG. 13A, the solid line indicates the IV characteristics of the structure A, and the broken line indicates the IV characteristics of the structures D and E each having p − . By having p − , the threshold value of the thin film transistor is shifted to the positive side. Further, the threshold shift amount increases as the width of p− increases (that is, in the structure E than in the structure D). Furthermore, the cut-off current (Icut) is lower than that of a standard n-channel thin film transistor. The cut-off current (Icut) is the value of the drain current Id when the gate voltage Vg is 0 V in the Id-Vg characteristic.
以上のように、ゲート電極に覆われ、かつチャネル形成領域とソース領域又はドレイン領域の一方とに低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを用いることにより、しきい値がシフトしカットオフ電流が低減する。従来、高速動作を必要とされるCPU、DRAM、画像処理回路、音声処理回路等の薄膜トランジスタは、短チャネル構造であったが、チャネル長が短いと、しきい値が低下し、カットオフ電流が増加するという問題があった。しかし、本実施例の薄膜トランジスタは、短チャネル構造でカットオフ電流を低減することが可能である。このような薄膜トランジスタを要所に用いることで、半導体装置全体の消費電力を低減することが可能となる。例えば、ロジック用の薄膜トランジスタと電源との間に、このような薄膜トランジスタを接続し、動作時にはオン状態とし、非動作状態にはオフ状態とすることで、待機時の消費電力を低減することが可能となる。あるいは、特に高速動作を必要としないブロックにおいて、当該薄膜トランジスタでロジックを形成することで、消費電力を低減することが可能である。 As described above, by using an n-channel thin film transistor that is covered with a gate electrode and has a low concentration p-type impurity region in one of a channel formation region and a source region or a drain region, the threshold value is shifted and cut off. The current is reduced. Conventionally, thin film transistors such as CPUs, DRAMs, image processing circuits, and audio processing circuits that require high-speed operation have a short channel structure. However, when the channel length is short, the threshold value decreases and the cut-off current decreases. There was a problem of increasing. However, the thin film transistor of this embodiment can reduce the cut-off current with a short channel structure. By using such a thin film transistor at a key point, the power consumption of the entire semiconductor device can be reduced. For example, it is possible to reduce power consumption during standby by connecting such a thin film transistor between a thin film transistor for logic and a power source and turning it on during operation and turning it off during non-operation. It becomes. Alternatively, power consumption can be reduced by forming logic with the thin film transistors in a block that does not particularly require high-speed operation.
低濃度n型不純物領域を有するpチャネル型薄膜トランジスタの電流電圧(I−V)特性のシミュレーション結果について、図14及び図15を用いて説明する。図14(A)は、図14(B)に示すモデル図を想定し、標準のpチャネル型薄膜トランジスタ及びドレイン側に低濃度n型不純物領域(以下、n―と示す。)を設けたpチャネル型薄膜トランジスタのI−V特性を示す。 Simulation results of current-voltage (IV) characteristics of a p-channel thin film transistor having a low-concentration n-type impurity region will be described with reference to FIGS. 14A assumes a model diagram shown in FIG. 14B, and a p-channel in which a standard p-channel thin film transistor and a low-concentration n-type impurity region (hereinafter referred to as n−) are provided on the drain side. The IV characteristic of a thin film transistor is shown.
図14(B)には、それぞれの薄膜トランジスタの構造を示す。構造FはLoffを有する標準のpチャネル型薄膜トランジスタ、構造Gはn-の幅を100nmとしたpチャネル型薄膜トランジスタ、構造Hはn-の幅を300nmとしたpチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/Wを1000/20000nm、Loff領域の幅を300nm、ゲート絶縁層の膜厚を20nm、ソース領域及びドレイン領域(p+と示す。)の不純物濃度を1×1020cm-3、Loff領域の不純物濃度を1×1018cm-3、p-の不純物濃度を1×1018cm-3として、I−V特性のシミュレーションを行った。 FIG. 14B illustrates the structure of each thin film transistor. The structure F is a standard p-channel thin film transistor having Loff, the structure G is a p-channel thin film transistor with an n − width of 100 nm, and the structure H is a p-channel thin film transistor with an n − width of 300 nm. In addition, L / W of each thin film transistor is 1000/20000 nm, the width of the Loff region is 300 nm, the thickness of the gate insulating layer is 20 nm, and the impurity concentration of the source region and the drain region (denoted as p + ) is 1 × 10 20. The IV characteristics were simulated by setting the impurity concentration of cm −3 , the Loff region to 1 × 10 18 cm −3 , and the impurity concentration of p − to 1 × 10 18 cm −3 .
図14(A)において実線が構造FのI−V特性、破線がそれぞれをp-有する構造G及び構造HのI−V特性を示す。n-を有することにより、薄膜トランジスタのしきい値が負側へシフトしていることが分かる。また、n-の幅が大きくなるほど(即ち、構造Gより構造Hの方が)しきい値のシフト量が大きくなっていることが分かる。 In FIG. 14A, the solid line indicates the IV characteristics of the structure F, and the broken line indicates the IV characteristics of the structures G and H each having p − . It can be seen that by having n − , the threshold value of the thin film transistor is shifted to the negative side. It can also be seen that the shift amount of the threshold value increases as the width of n− increases (that is, in the structure H than in the structure G).
図15は、n-をソース側に有するpチャネル型薄膜トランジスタのI−V特性のシミュレーション結果を示す。図15(A)は、図15(B)に示すモデル図を想定し、標準のpチャネル型薄膜トランジスタ、及びソース側に第2n型不純物領域(以下、n―と示す。)を有するpチャネル型薄膜トランジスタのI−V特性を示す。 FIG. 15 shows simulation results of IV characteristics of a p-channel thin film transistor having n − on the source side. FIG. 15A assumes a model diagram shown in FIG. 15B and is a p-channel transistor having a standard p-channel thin film transistor and a second n-type impurity region (hereinafter referred to as n−) on the source side. The IV characteristic of a thin-film transistor is shown.
図15(B)には、それぞれの薄膜トランジスタの構造を示す。構造Fは、図15(B)に示した標準のpチャネル型薄膜トランジスタと同様であり、構造Iはn-の幅を100nmとしたpチャネル型薄膜トランジスタ、構造Jはn-の幅を300nmとしたpチャネル型薄膜トランジスタである。また、それぞれの薄膜トランジスタのL/W、Loff領域幅、ゲート絶縁層の膜厚、p+の濃度は図14で用いた値と同様の値を用いた。 FIG. 15B illustrates the structure of each thin film transistor. The structure F is the same as the standard p-channel thin film transistor shown in FIG. 15B, the structure I is a p-channel thin film transistor with an n − width of 100 nm, and the structure J has an n − width of 300 nm. This is a p-channel thin film transistor. Further, the L / W, Loff region width, gate insulating layer thickness, and p + concentration of each thin film transistor were the same as those used in FIG.
図15(A)において実線が構造FのI−V特性、破線がそれぞれをn-有する構造I及び構造JのI−V特性を示す。n-を有することにより、薄膜トランジスタのしきい値が負側へシフトしている。また、n-の幅が大きくなるほど(即ち、構造Iより構造Jの方が)しきい値のシフト量が大きくなっている。さらに、カットオフ電流(Icut)が標準のpチャネル型薄膜トランジスタよりも下がっている。即ち、nチャネル型薄膜トランジスタと同様に、高速動作が可能であり、かつ消費電力を低減することが可能である。 In FIG. 15A, the solid line indicates the IV characteristics of the structure F, and the broken line indicates the IV characteristics of the structure I and the structure J each having n − . By having n − , the threshold value of the thin film transistor is shifted to the negative side. In addition, the threshold shift amount increases as the width of n− increases (that is, in the structure J than in the structure I). Further, the cut-off current (Icut) is lower than that of a standard p-channel thin film transistor. That is, like an n-channel thin film transistor, high-speed operation is possible and power consumption can be reduced.
本実施の形態は、実施の形態1乃至3のいずれか一と自由に組み合わせることが可能である。
This embodiment mode can be freely combined with any one of
(実施の形態5)
本発明の実施の形態を、図16乃至図19を用いて説明する。本実施の形態は、実施の形態3で作製した薄膜トランジスタを有する半導体装置において、半導体不揮発性記憶素子(以下、メモリトランジスタと示す。)が形成された例を示す。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 5)
An embodiment of the present invention will be described with reference to FIGS. This embodiment shows an example in which a semiconductor nonvolatile memory element (hereinafter referred to as a memory transistor) is formed in the semiconductor device including the thin film transistor manufactured in
実施の形態3と同様に、基板400上に下地膜として、下地膜401a、下地膜401bを積層し、半導体層402、半導体層403、半導体層404、半導体層405を形成する。半導体層402、半導体層403、半導体層404、半導体層405は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層402、半導体層403、半導体層404、半導体層405は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。本実施の形態では、レーザ光としてパルス発振のレーザ光の発振周波数が80MHzのレーザ光を用いる。レーザ光の走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくとも薄膜トランジスタのキャリアの移動を妨げるような結晶粒界がほとんど存在しない半導体膜の形成が可能となる。
As in
半導体層402、半導体層403、半導体層404、半導体層405及び基板400上に、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483を形成し、それらの上に絶縁膜406を成膜する。絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の積層は、膜厚1〜100nm、好ましくは1〜10nm、さらに好ましくは2〜5nmであることが望ましい。絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406は、後にメモリトランジスタではトンネル酸化膜として、薄膜トランジスタではゲート絶縁層の一部として機能する。このため、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の膜厚が薄いほどトンネル電流が流れやすく、高速動作が可能となるので好ましい。また、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483とそれらの上に形成される絶縁膜406の膜厚が薄い程、低電圧でフローティングゲート電極に電荷を蓄積させることが可能である。この結果、後に形成される半導体装置の消費電力を低減することができる。
An insulating
絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483の形成方法としては、GRTA法、LRTA法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い絶縁膜を形成することができる。また、この方法の他、CVD法、塗布法等を用いて形成してもよい。絶縁膜406としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。また、基板400側から酸化珪素膜と窒化珪素膜の積層や、酸化珪素膜と窒化珪素膜と酸化珪素膜との積層など積層構造としてもよい。
As a method for forming the insulating
本実施形態では、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483として、酸化珪素膜を、絶縁膜406としては窒化珪素膜を形成する。半導体層402、半導体層403、半導体層404、半導体層405の表面に形成された自然酸化膜を除去した後、ヒドロキシラジカルを含むオゾン水に数十秒〜数分曝して、半導体層402、半導体層403、半導体層404、半導体層405表面に酸化珪素膜を形成する。この後、GRTA法により酸化珪素膜をより緻密化し、膜厚1〜2nmの絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483を形成する。この方法により、短時間且つ高温で処理することが可能であるため、基板を伸縮させずとも緻密且つ膜厚の薄い絶縁膜を形成することができる。次に、酸化珪素膜上に、絶縁膜406として膜厚1〜5nmの窒化酸化珪素膜を成膜する。
In this embodiment, a silicon oxide film is formed as the insulating
絶縁膜406上に分散された導電性粒子又は半導体粒子(以下、分散粒子と示す。)407を形成する(図16(A)参照)。分散粒子の作製方法としては、スパッタリング法、プラズマCVD法、LPCVD法、蒸着法、液滴吐出法等の公知の手法を用いることができる。プラズマCVD法、LPCVD法、蒸着法、液滴吐出法等で分散粒子を形成すると、成膜時の絶縁膜406への衝撃を低減することが可能であるため、絶縁膜406の欠陥の発生を抑制することが可能である。この結果、信頼性の高い半導体装置を作製することが可能である。また、導電性膜又は半導体膜を上記方法により成膜した後、所望の形状にエッチングして分散粒子を形成することができる。分散粒子の大きさは、0.1〜10nm、好ましくは2〜5nmである。また、導電性粒子の材料としては、金、銀、銅、パラジウム、白金、コバルト、タングステン、ニッケル等を用いることができる。半導体粒子の材料としては、シリコン(Si)、ゲルマニウム(Ge)、またシリコンゲルマニウム合金等を用いることができる。本実施の形態では、ここでは、分散粒子407としてシリコン微結晶をプラズマCVD法により形成する(図16(A)参照)。
Conductive particles or semiconductor particles (hereinafter referred to as dispersed particles) 407 dispersed over the insulating
分散粒子407及び絶縁膜406上に絶縁膜を成膜する。絶縁膜としては、プラズマCVD法により膜厚10〜20nmの窒化珪素膜、又は窒化酸化珪素膜を成膜する。
An insulating film is formed over the dispersed
次に、後にメモリトランジスタとなる半導体層402上の分散粒子407上にマスクを形成する。
Next, a mask is formed over the dispersed
マスクを用いて分散粒子407の一部をエッチングして、フローティングゲート電極410を有する絶縁層408を形成する。絶縁膜及び分散粒子407の除去方法としては、ドライエッチング法、ウエットエッチング法等公知のエッチング方法を用いることが可能である。本実施の形態では、絶縁膜をドライエッチングにより除去し分散粒子407を露出する。なお、分散粒子407が形成されている絶縁膜406の膜厚が薄い場合にドライエッチングを用いると、プラズマ衝撃により絶縁膜406に欠陥が生じる可能性がある。このため、ウエットエッチングで除去を行うことが好ましい。ここでは、NMD3溶液(テトラメチルアンモニウムハイドロオキサイドを0.2〜0.5%含む水溶液)等を用いたウエットエッチング法により、分散粒子であるシリコン微結晶を除去する。
A part of the dispersed
フローティングゲート電極は分散された粒子で形成されている。このため、トンネル酸化膜として機能する絶縁膜406に欠陥があった場合、フローティングゲート電極に蓄積した電荷すべてが、欠陥から半導体領域に流れ出ることを回避することができる。この結果、信頼性の高い半導体メモリトランジスタを形成することができる。
The floating gate electrode is formed of dispersed particles. For this reason, when the insulating
次に、マスクを除去した後、フローティングゲート電極410を有する絶縁層408及び絶縁膜406上に絶縁膜409を成膜する(図16(B)参照)。絶縁膜409は、膜厚1〜100nm、好ましくは10〜70nm、さらに好ましくは10〜30nmであることが望ましい。絶縁膜409は、メモリトランジスタにおいてフローティングゲート電極410と後に形成されるゲート電極層との絶縁性を保つ必要がある。このため、これらの間でリーク電流が増加しない程度の膜厚とすることが好ましい。絶縁膜409は、絶縁膜406と同様に、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜で形成することができる。なお、半導体層に接して酸化珪素膜を形成すると、ゲート絶縁膜と半導体領域との界面準位が低くなるため好ましい。ここでは、絶縁膜409として、膜厚10nmの酸化珪素膜と膜厚20nmの窒化珪素膜の積層構造で形成する。
Next, after the mask is removed, an insulating
この後、絶縁膜409を成膜の後、分散粒子及びそれを覆うマスクパターンを形成して、第2フローティングゲート電極を形成しても良い。更には、同様の工程を繰り返して、複数に積層されたフローティングゲート電極を形成しても良い。
Thereafter, after forming the insulating
絶縁膜409上に、導電膜としてWを用いて形成する。本実施の形態では、ゲート電極層としてWを用いる。導電膜を細線となるようにエッチングし、ゲート電極層411、ゲート電極層412、ゲート電極層413、ゲート電極層414を形成する(図16(C)参照)。半導体層402〜405を覆うように、レジストからなるマスク461を形成する。
Over the insulating
図1に示すドーピング装置を用い、ゲート電極層414をマスクとして、p型を付与する不純物元素451を、半導体層405に、半導体層表面に向かって斜めに添加し、第1のp型不純物領域415a、第1のp型不純物領域415bを形成する(図16(D)参照)。なお、図16(D)では簡略化のため、基板を水平にした図を示しているが、実際は基板を傾けて一方方向に移動させてドーピングを行う。p型を付与する不純物元素451は、斜めにドーピングされるため、第1のp型不純物領域415bは、ゲート電極層414で覆われた半導体層405にも形成される。一方、ゲート電極層414がマスクとなって、p型を付与する不純物元素451を遮蔽するため、第1のp型不純物領域415aは、ゲート電極層414が形成される下の半導体層405には形成されない。ここでは、第1のp型不純物領域415a、第1のp型不純物領域415bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Using the doping apparatus shown in FIG. 1, an
次に、マスク461を除去し、半導体層403を覆うレジストからなるマスク462を形成する。マスク462は、新しく形成してもよいし、マスク461を加工して形成しても良い。ゲート電極層411、ゲート電極層413、ゲート電極層414をマスクとして、半導体層402、半導体層404、半導体層405に、半導体層表面に垂直にn型を付与する不純物元素を添加し、第1のn型不純物領域416a、第1のn型不純物領域416b、第1のn型不純物領域417a、第1のn型不純物領域417b、第1のn型不純物領域418a、第1のn型不純物領域418bを形成する(図17(A)参照)。第1のp型不純物領域415a、第1のp型不純物領域415bには、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。第1のn型不純物領域416a、第1のn型不純物領域416b、第1のn型不純物領域417a、第1のn型不純物領域417b、第1のn型不純物領域418a、第1のn型不純物領域418bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。n型を付与する不純物元素452は、垂直に添加されるため、ゲート電極層411、ゲート電極層413、ゲート電極層414に遮蔽され、ゲート電極層411、ゲート電極層413、ゲート電極層414に覆われている半導体層402、半導体層404、半導体層405の領域には添加されない。よって、ゲート電極層414の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域435となる。第2のp型不純物領域435は、Lov領域として形成される。
Next, the
マスク462をエッチング等によって除去し、半導体層402、半導体層404、半導体層405を覆うマスク463a、マスク463bを形成する。マスク463a、マスク463b及びゲート電極層412をマスクとして、p型を付与する不純物元素453を、半導体層403に、半導体層403表面に垂直な方向で添加し、第3のp型不純物領域420a、第3のp型不純物領域420bを形成する(図17(B)参照)。ここでは、第3のp型不純物領域420a、第3のp型不純物領域420bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
The
マスク463a、マスク463bをエッチング等によって除去し、絶縁膜409、ゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414上に絶縁層を形成し、異方性エッチングを行い、ゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414の側面にサイドウォール421、サイドウォール422、サイドウォール423、サイドウォール424を形成する(図17(C)参照)。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。サイドウォール421、サイドウォール422、サイドウォール423、サイドウォール424を形成する際、絶縁層をゲート電極層411、ゲート電極層412、ゲート電極層413及びゲート電極層414上に残すように形成したり、ゲート電極層上に保護膜を形成してもよい。
The
半導体層403を覆うレジストからなるマスク464を形成する。サイドウォール421、サイドウォール423、サイドウォール424、ゲート電極層411、ゲート電極層413、ゲート電極層414をマスクとして、半導体層402、半導体層404、半導体層405に、半導体層表面に垂直にn型を付与する不純物元素454を添加し、第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bを形成する(図18(A)参照)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素454は添加されないので、低濃度不純物領域である第3のn型不純物領域426a、第3のn型不純物領域426b、第3のn型不純物領域429a、第3のn型不純物領域429b、第3のn型不純物領域432a、第3のn型不純物領域432bとなる。第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。第2のn型不純物領域425a、第2のn型不純物領域425b、第2のn型不純物領域428a、第2のn型不純物領域428b、第2のn型不純物領域431a、第2のn型不純物領域431bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
A mask 464 made of a resist that covers the
また、低濃度不純物領域である第3のn型不純物領域426a、第3のn型不純物領域426b、第3のn型不純物領域429a、第3のn型不純物領域429b、第3のn型不純物領域432a、第3のn型不純物領域432bは、ゲート電極層411、ゲート電極層413、ゲート電極層414に覆われていないLoff領域で形成されるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。なお、半導体層402、半導体層404、半導体層405にはチャネル形成領域427、チャネル形成領域430、チャネル形成領域434が形成される。
Further, the third n-
半導体層402、半導体層404、半導体層405を覆うレジストからなるマスク465a、マスク465bを形成する。マスク465a、マスク465b、サイドウォール422及びゲート電極層412をマスクとして、p型を付与する不純物元素455を、半導体層403に、半導体層403表面に垂直な方向で添加し、第4のp型不純物領域436a、第4のp型不純物領域436b、第5のp型不純物領域437a、第5のp型不純物領域437bを形成する(図18(B)参照)。ここでは、第4のp型不純物領域436a、第4のp型不純物領域436bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。また、第5のp型不純物領域437a、第5のp型不純物領域437bに、p型を付与する不純物元素が5×1018〜5×1019/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。なお、半導体層403にはチャネル形成領域438が形成される。
Masks 465 a and 465 b made of resist are formed to cover the
第4のp型不純物領域436a、第4のp型不純物領域436bは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第5のp型不純物領域437a、第5のp型不純物領域437bは、低濃度p型不純物領域であり、ゲート電極層に覆われていないLoff領域で形成される。第5のp型不純物領域437a、第5のp型不純物領域437bはゲート電極層に覆われていないため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The fourth p-
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜443を適宜形成する。加熱処理により水素化を行い、絶縁層446を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。本実施の形態では、絶縁層446として、窒化酸化珪素膜と酸化窒化珪素膜を連続して成膜し、積層構造とする。
An insulating
絶縁層446、絶縁膜443、絶縁膜406、絶縁膜409、絶縁膜480、絶縁膜481、絶縁膜482、絶縁膜483にソース領域及びドレイン領域に達する開口部(コンタクトホール)を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層440a、ソース電極層又はドレイン電極層440b、ソース電極層又はドレイン電極層441a、ソース電極層又はドレイン電極層441b、ソース電極層又はドレイン電極層442a、ソース電極層又はドレイン電極層442b、ソース電極層又はドレイン電極層439a、ソース電極層又はドレイン電極層439bを形成する(図19(A)参照)。本実施の形態では、ソース電極層又はドレイン電極層としてAl、Ti、Alの順で形成した積層を用いる。
Openings (contact holes) reaching the source region and the drain region are formed in the insulating
また、図19(B)に示すように、ソース電極層又はドレイン電極層上に、ソース電極層又はドレイン電極層に達する開口部を有する絶縁層444を形成し、開口部に配線層445を形成する構造としてもよい。本実施の形態では、絶縁層444としてシロキサンポリマーを含む絶縁層を用い、配線層445はTi、Alの順で形成したTiの積層を用いる。
As shown in FIG. 19B, an insulating
メモリトランジスタ470、pチャネル型薄膜トランジスタ471、nチャネル型薄膜トランジスタ472、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ473を、同一基板上に有する半導体装置を形成することができる。本実施の形態の半導体装置のメモリトランジスタ及び薄膜トランジスタは、チャネル方向に結晶粒界のほとんど存在しない半導体領域で形成されるため、高速動作が可能である。また、低濃度p型不純物領域を有するnチャネル型薄膜トランジスタを有するため、高速動作が可能であり、且つ消費電力が低減されたIDチップなどの半導体装置を形成することが可能である。
A semiconductor device including the
また、本実施の形態で作製するpチャネル型薄膜トランジスタ471、nチャネル型薄膜トランジスタ472、及び低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ473は、ゲート絶縁層として、それぞれ半導体層表面に形成される絶縁膜481、絶縁膜482、絶縁膜483と、それらの上に形成される絶縁膜406及び絶縁膜409からなる積層を用いている。そのため、耐圧性が高く、高耐圧特性を有する薄膜トランジスタとすることができる。なお、絶縁膜409を除去してゲート絶縁層を絶縁膜481、絶縁膜482、絶縁膜483と、それらの上に形成される絶縁膜406との積層にすると、高速動作が可能な薄膜トランジスタとすることができる。このように、要求される機能によって、それに対応できる特性を有する薄膜トランジスタを作製し、半導体装置を作製することができる。
In addition, the p-channel
本発明を用いると、半導体層に、異なった導電型を付与する不純物元素を有する不純物領域を形成することができるため、薄膜トランジスタの微細な特性の制御を行うことができる。このことによって、簡略な工程で、要求される機能を有する薄膜トランジスタを形成することができ、信頼性や電気的特性の高い半導体装置を低コストで作製することができる。即ち、CPU、DRAM、画像処理回路、音声処理回路等の高速動作を重視する機能回路等と、バッファ回路、シフトレジスタ回路、レベルシフタ回路及びサンプリング回路等の高耐圧特性を重視する駆動回路等とを同一基板上に形成することが可能である。このため、システムLSI等の様々な機能及び構造の素子を有する半導体装置を、同一基板上に作製することができる。 When the present invention is used, an impurity region having an impurity element imparting a different conductivity type can be formed in a semiconductor layer; thus, fine characteristics of a thin film transistor can be controlled. Accordingly, a thin film transistor having a required function can be formed through a simple process, and a semiconductor device with high reliability and electrical characteristics can be manufactured at low cost. That is, a functional circuit that emphasizes high-speed operation such as a CPU, DRAM, an image processing circuit, and an audio processing circuit, and a drive circuit that emphasizes high breakdown voltage characteristics such as a buffer circuit, a shift register circuit, a level shifter circuit, and a sampling circuit. It can be formed on the same substrate. For this reason, semiconductor devices having elements having various functions and structures, such as a system LSI, can be manufactured on the same substrate.
本実施の形態は、実施形態1乃至4とそれぞれと組み合わせて用いることが可能である。
This embodiment mode can be used in combination with each of
(実施の形態6)
本発明のドーピング装置を用いた半導体装置の作製方法を用いて形成することができる半導体装置の1つに、IDチップがある。IDチップは、無線で識別情報などのデータの送受信が可能な半導体装置であり、様々な分野において実用化が進められている。IDチップは、無線タグ、RFID(Radio frequency identification)タグ、ICタグとも呼ばれている。また、ガラス基板を用いたIDチップをIDGチップ(Identification Glass Chip)、可撓性を有する基板を用いたIDチップをIDFチップ(Identification Flexible Chip)と呼ぶことができ、本発明はどちらでも適用できる。
(Embodiment 6)
One of semiconductor devices that can be formed using a method for manufacturing a semiconductor device using the doping apparatus of the present invention is an ID chip. An ID chip is a semiconductor device capable of transmitting and receiving data such as identification information wirelessly, and its practical use is being promoted in various fields. The ID chip is also called a wireless tag, an RFID (Radio frequency identification) tag, or an IC tag. In addition, an ID chip using a glass substrate can be called an IDG chip (Identification Glass Chip), and an ID chip using a flexible substrate can be called an IDF chip (Identification Flexible Chip). .
図20(A)に、半導体装置の一つであるIDチップの一形態を、斜視図で示す。1101は集積回路、1102はアンテナに相当し、アンテナ1102は集積回路1101に接続されている。1103はカバー材としても機能する支持体、1104はカバー材に相当する。集積回路1101及びアンテナ1102は、支持体1103上に形成されており、カバー材1104は集積回路1101及びアンテナ1102を覆うように支持体1103と重なっている。なおカバー材1104は必ずしも用いる必要はないが、集積回路1101及びアンテナ1102をカバー材1104で覆うことで、IDチップの機械的強度を高めることができる。
FIG. 20A is a perspective view illustrating one mode of an ID chip which is one of semiconductor devices. 1101 is an integrated circuit, 1102 is an antenna, and the
図20(B)に、半導体装置の一つであるICカードの一形態を、斜視図で示す。1105は集積回路、1106はアンテナに相当し、アンテナ1106は集積回路1105に接続されている。1108はインレットシートとして機能する基板、1107、1109はカバー材に相当する。集積回路1105及びアンテナ1106は基板1108上に形成されており、基板1108は2つのカバー材1107、カバー材1109の間に挟まれている。なお、ICカードは、集積回路1105に接続された表示装置を有していても良い。
FIG. 20B is a perspective view showing one mode of an IC card which is one of semiconductor devices.
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、UV処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。 In this embodiment mode, an example in which a stacked body including an integrated circuit and an antenna formed over an interlayer insulating film of the integrated circuit is bonded with different cover materials is described; however, the present invention is not limited thereto, and an antenna is formed. The cover material and the integrated circuit may be fixed with an adhesive. At this time, the integrated circuit and the antenna are connected by performing UV treatment or ultrasonic treatment using an anisotropic conductive adhesive or an anisotropic conductive film, but the present invention is not limited to this method, and various Can be used.
支持体1103、カバー材1104は、プラスチック、有機樹脂、紙、繊維、カーボングラファイト等可とう性を有する材料を用いることができる。カバー材に生分解性樹脂を用いることにより、バクテリア等に分解され土壌に還元される。また、さらに、本実施の形態の集積回路は、シリコン、アルミニウム、酸素、窒素等で形成されているため、無公害性のIDチップを形成することが可能である。また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済みIDチップの焼却、又は裁断することが可能である。また、これらの材料を用いたIDチップは、焼却しても有毒ガスを発生しないため、無公害である。
For the
支持体1103、カバー材1104に挟まれた集積回路1101の厚さは、5μm以下、好ましくは0.1μm〜3μmの厚さを有するように形成するとよい。また、支持体1103、カバー材1104を重ねたときの厚さをdとしたとき、支持体1103、カバー材1104の厚さは、好ましくは(d/2)±30μm、さらに好ましくは(d/2)±10μmとする。また、支持体1103、カバー材1104の厚さは10μm〜200μmであることが望ましい。さらに、集積回路1101の面積は5mm角(25mm2)以下であり、望ましくは0.3mm角〜4mm角(0.09mm2〜16mm2)の面積を有するとよい。
The thickness of the
支持体1103、カバー材1104は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した集積回路1101自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、集積回路1101と、支持体1103、カバー材1104とは空隙がないように、密着させることができるため、完成したIDチップ自体も折り曲げに対して強い特性を有する。このような支持体1103、カバー材1104で囲われた集積回路1101は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。
Since the
本実施の形態では、集積回路と、集積回路の層間絶縁膜上に形成されたアンテナとを有する積層体を異なるカバー材で接着した例を示したが、これに限定されず、アンテナが形成されたカバー材と集積回路とを接着材で固定しても良い。このとき、異方性導電接着剤又は異方性導電フィルムを用いて、UV処理又は超音波処理を行うことで集積回路とアンテナとを接続するが、本発明はこの方法に制約されず、様々な方法を用いることができる。また、アンテナはIDチップのサイズと必ずしも同等である必要はなく、より大きくてもよいし小さくてもよく適宜設定すればよい。また、信号の送受信は、無線などの電磁波、光などを用いることができる。 In this embodiment mode, an example in which a stacked body including an integrated circuit and an antenna formed over an interlayer insulating film of the integrated circuit is bonded with different cover materials is described; however, the present invention is not limited thereto, and an antenna is formed. The cover material and the integrated circuit may be fixed with an adhesive. At this time, the integrated circuit and the antenna are connected by performing UV treatment or ultrasonic treatment using an anisotropic conductive adhesive or an anisotropic conductive film, but the present invention is not limited to this method, and various Can be used. Further, the antenna is not necessarily equal to the size of the ID chip, and may be larger or smaller and may be set as appropriate. For signal transmission / reception, radio waves such as electromagnetic waves and light can be used.
本実施の形態は、上記の実施の形態1乃至5のいずれとも自由に組み合わせることができる。
This embodiment mode can be freely combined with any of
(実施の形態7)
本実施の形態では、半導体装置の代表例であるCPUなどのプロセッサの1チップのブロック図を図21を用いて説明する。
(Embodiment 7)
In this embodiment, a block diagram of one chip of a processor such as a CPU which is a typical example of a semiconductor device will be described with reference to FIG.
まず、オペコードがデータバスインターフェース1001に入力されると、解析回路1003(Instruction Decoderともいう)においてコードが解読され、信号が制御信号発生回路1004(CPU Timing Control)に入力される。信号が入力されると、制御信号発生回路1004から、演算回路1009(以下、ALUと示す)、および記憶回路1010(以下、レジスタと示す)に制御信号が出力される。 First, when the operation code is input to the data bus interface 1001, the analysis circuit 1003 (also referred to as instruction decoder) decodes the code, and the signal is input to the control signal generation circuit 1004 (CPU Timing Control). When a signal is input, a control signal is output from the control signal generation circuit 1004 to the arithmetic circuit 1009 (hereinafter referred to as ALU) and the storage circuit 1010 (hereinafter referred to as register).
なお、制御信号発生回路1004には、ALU1009を制御するALUコントローラ1005(以下、ACONと示す)、レジスタ1010を制御する回路1006(以下、RCONと示す)、タイミングを制御するタイミングコントローラ1007(以下、TCONと示す)、および割り込みを制御する割り込みコントローラ1008(以下、ICONと示す)を含む。
The control signal generation circuit 1004 includes an ALU controller 1005 (hereinafter referred to as ACON) that controls the
一方、オペランドがデータバスインターフェース1001に入力されると、ALU1009、およびレジスタ1010に出力される。そして、制御信号発生回路1004から入力された制御信号に基づく処理(例えば、メモリリードサイクル、メモリライトサイクル、あるいはI/Oリードサイクル、I/Oライトサイクル等)がなされる。
On the other hand, when an operand is input to the data bus interface 1001, it is output to the
なお、レジスタ1010は、汎用レジスタ、スタックポインタ(SP)、プログラムカウンタ(PC)等により構成される。 Note that the register 1010 includes a general-purpose register, a stack pointer (SP), a program counter (PC), and the like.
また、アドレスコントローラ1011(以下、ADRCと示す)は、16ビットのアドレスを出力する。 The address controller 1011 (hereinafter referred to as ADRC) outputs a 16-bit address.
なお、本実施の形態に示したプロセッサの構成は、一例であり、限定されるものではない。従って、本実施の形態に示す構成以外の公知のプロセッサの構成を用いることも可能である。 Note that the configuration of the processor described in this embodiment is merely an example and is not limited. Therefore, a known processor configuration other than the configuration described in this embodiment can also be used.
本実施の形態は、実施の形態1乃至6それぞれと組み合わせて用いることができる。
This embodiment mode can be used in combination with each of
(実施の形態8)
ここでは、半導体装置の一例であるシステムLSIに適用する場合について、図22を用いて説明する。
(Embodiment 8)
Here, a case where the present invention is applied to a system LSI which is an example of a semiconductor device will be described with reference to FIG.
なお、システムLSIとは、特定の用途を想定した装置の内部に組み込まれ、装置の制御やデータ処理を行うシステムを構成するLSIである。用途は多岐にわたり、例えば、携帯電話、PDA、DSC、テレビ、プリンタ、FAX、ゲーム機、カーナビゲーション、DVDプレーヤ、などを挙げることができる。 The system LSI is an LSI that is incorporated in a device that assumes a specific application and constitutes a system that controls the device and performs data processing. Applications are diverse and include, for example, mobile phones, PDAs, DSCs, televisions, printers, FAX machines, game machines, car navigation systems, DVD players, and the like.
図22に示すのは、システムLSIの一例である。システムLSIは典型的にはCPUコア1601、不揮発性メモリ(NVMとも示す。)1604、クロックコントローラ1603、メインメモリ1602、メモリコントローラ1605、割り込みコントローラ1606、I/Oポート1607等から構成される。もちろん、図22に示すシステムLSIは簡略化した一例であり、実際のシステムLSIはその用途によって多種多様な回路設計が行われる。
FIG. 22 shows an example of a system LSI. The system LSI typically includes a CPU core 1601, a nonvolatile memory (also referred to as NVM) 1604, a
NVM1604に実施の形態5で作製するメモリトランジスタを用いることができる。
The memory transistor manufactured in
また、CPUコア1601、クロックコントローラ1603、メインメモリ1602、メモリコントローラ1605、割り込みコントローラ1606、I/Oポート1607を構成するトランジスタとして、本発明を用いて作製される高速動作が可能なトランジスタを用いることができる。これより、同一基板上に様々な回路を作製することが可能となる。
In addition, as a transistor constituting the CPU core 1601, the
本実施の形態は、実施の形態1乃至7それぞれと組み合わせて用いることができる。
This embodiment mode can be used in combination with each of
(実施の形態9)
本実施の形態は、実施の形態3とは工程が一部異なる例を図23乃至図26を用いて説明する。
(Embodiment 9)
In this embodiment, an example in which steps are partly different from those in
実施の形態3と同様に、基板300上に下地膜として、下地膜301a、下地膜301bを積層し、半導体層302、半導体層303、半導体層304、半導体層370を形成する。半導体層302、半導体層303、半導体層304、半導体層370は、非晶質半導体膜をレーザ照射により結晶化し、形成される結晶性半導体膜をパターニングすることによって形成する。本実施の形態では、半導体層の材料として珪素を用い、非晶質珪素膜にレーザ光を照射して、連続的に成長した結晶粒を有する結晶性珪素膜を形成する。なお、半導体層302、半導体層303、半導体層304及び半導体層370は、後に形成される薄膜トランジスタのチャネル形成領域が、レーザ光の走査方向と平行になるように形成する。
As in
半導体層302、半導体層303、半導体層304及び半導体層370上に、ゲート絶縁層395を形成し、第1の導電膜396及び第2の導電膜397を形成する(図23(A)参照)。本実施の形態では、半導体層302、半導体層303、半導体層304、半導体層370上に第一層目の絶縁膜として膜厚2〜5nmである膜厚の薄い酸化珪素膜をGRTA(Gas Rapid Thermal Anneal)法により形成し、第一層目の絶縁膜上に窒化珪素膜、酸化珪素膜、窒化珪素膜3層の積層をゲート絶縁層395として用いる。第1の導電膜396としてはTaNを、第2の導電膜397としてはWを用いてスパッタリング法により形成する。
A
第1の導電膜396及び第2の導電膜397を細線となるようにエッチングし、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307及び第1のゲート電極層371と、第2のゲート電極層380、第2のゲート電極層381、第2のゲート電極層382、第2のゲート電極層379を形成する。半導体層302、半導体層303を覆うように、レジストからなるマスク361それぞれ積層しゲート電極層を形成する。
The first
第1のゲート電極層307、第2のゲート電極層382、第1のゲート電極層371及び第2のゲート電極層379をマスクとして、p型を付与する不純物元素351を図1のドーピング装置を用いて斜めにドーピングする。半導体層304、半導体層370に、半導体層表面に向かって斜めに添加し、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bを形成する(図23(B)参照)。なお、図23(B)では簡略化のため、基板を水平にした図を示しているが、実際は基板を傾けて一方向に移動させてドーピングを行う。p型を付与する不純物元素351は、斜めにドーピングされるため、第1のp型不純物領域308b及び第1のp型不純物領域385bは、第1のゲート電極層307、第1のゲート電極層371とで覆われた半導体層304、半導体層370にも形成される。一方、第1のゲート電極層307、第1のゲート電極層371がマスクとなって、p型を付与する不純物元素351を遮蔽するため、第1のp型不純物領域308a、第1のp型不純物領域385aは、第1のゲート電極層307、第1のゲート電極層371が形成される下の半導体層304、半導体層370には形成されない。ここでは、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
With the first
本実施の形態では、後に形成される半導体層304を有する薄膜トランジスタにおいて、第1のp型不純物領域308bが形成される領域をドレイン領域とし、半導体層370を有する薄膜トランジスタにおいて、第1のp型不純物領域385bが形成される領域をソース領域とする。半導体層のチャネル形成領域をレーザ光の走査方向と平行に配列し、かつゲート電極層をマスクとして一方の方向から斜めに不純物元素を添加することによって、ソース領域かドレイン領域のどちらか片方側にのみ、その薄膜トランジスタの導電性と異なる一導電性の不純物領域を形成することが可能となる。本発明を用いると、その異なる一導電性の不純物領域をソース領域に有する薄膜トランジスタ、及び異なる一導電性の不純物領域をドレイン領域に有する薄膜トランジスタ両方を同工程で形成することができる。どちらをソース領域、ドレイン領域と設定するかは、接続する配線等によって自由に設計でき、本発明は、このような回路にも十分対応できる。よって、より微細な薄膜トランジスタの特性の制御が可能となり、多様な薄膜トランジスタを作製することができるので、異なる機能を有する回路が複数必要な高精度な半導体装置を信頼性よく作製することができる。
In this embodiment, in a thin film transistor including the
次に、マスク361を除去し、半導体層302を覆うレジストからなるマスク362を形成する。マスク362は、新しく形成してもよいし、マスク361を加工して形成しても良い。第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371をマスクとして、半導体層303、半導体層304、半導体層370に、半導体層表面に垂直にn型を付与する不純物元素を添加し、第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310b、第1のn型不純物領域372a、第1のn型不純物領域372bを形成する(図23(C)参照)。第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bには、p型を付与する不純物元素が添加されているため、n型不純物領域に反転するように、n型を付与する不純物元素を添加する。第1のn型不純物領域309a、第1のn型不純物領域309b、第1のn型不純物領域310a、第1のn型不純物領域310b、第1のn型不純物領域372a、第1のn型不純物領域372bに、代表的には濃度1×1017〜5×1018/cm3でn型を付与する不純物元素が含まれるように形成する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。n型を付与する不純物元素352は、垂直に添加されるため、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371に遮蔽され、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371に覆われている半導体層303、半導体層304、半導体層370の領域には添加されない。よって、第1のゲート電極層307、第1のゲート電極層371の下の半導体層中に形成された第1のp型不純物領域の一部は残存し、第2のp型不純物領域324、第2のp型不純物領域377となる。第2のp型不純物領域324はドレイン側に、第2のp型不純物領域377は、ソース側に、それぞれLov領域として形成される。
Next, the
マスク362をエッチング等によって除去し、半導体層303、半導体層304、半導体層370を覆うレジストからなるマスク364を形成する。マスク364及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素354を、半導体層302に、半導体層302表面に垂直な方向で添加し、第3のp型不純物領域316a、第3のp型不純物領域316bを形成する(図24(A)参照)。ここでは、第3のp型不純物領域316a、第3のp型不純物領域316bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
The
マスク364をエッチング等によって除去し、ゲート絶縁層395、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371、第2のゲート電極層380、第2のゲート電極層381、第2のゲート電極層382及び第2のゲート電極層379上に絶縁層を形成する。絶縁層に異方性エッチングを行い、第1のゲート電極層305、第2のゲート電極層380、第1のゲート電極層306、第2のゲート電極層381、第1のゲート電極層307、第2のゲート電極層382、第1のゲート電極層371及び第2のゲート電極層379の側面にサイドウォール311、サイドウォール312、サイドウォール313、サイドウォール373を形成する。本実施の形態では、サイドウォールを形成する絶縁層として酸化珪素を用いる。また、サイドウォール311、サイドウォール312、サイドウォール313及びサイドウォール373を形成する際に、半導体層302、半導体層303、半導体層304及び半導体層370をエッチングストッパーとしてエッチングし、半導体層302、半導体層303、半導体層304及び半導体層370を露出させ、絶縁層721、絶縁層722、絶縁層723及び絶縁層724を形成する。
The
本実施の形態では、絶縁層をエッチングする際、絶縁層を第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、及び第1のゲート電極層370上に残すような形状にサイドウォール311、サイドウォール312、サイドウォール313、及びサイドウォール373を形成する(図24(B)参照)。また、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307及び第1のゲート電極層370が露出するまで絶縁層をエッチングし、サイドウォールを形成した後、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、及び第1のゲート電極層370上に、それぞれ保護膜を形成しても良い。このように第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、及び第1のゲート電極層370を保護することによって、エッチング加工する際、第1のゲート電極層305、第1のゲート電極層306、第1のゲート電極層307、及び第1のゲート電極層370の膜減りを防ぐことができる。
In this embodiment, when the insulating layer is etched, the insulating layer is formed over the first
半導体層302を覆うレジストからなるマスク363を形成する。サイドウォール312、サイドウォール313、サイドウォール373、第1のゲート電極層306、第1のゲート電極層307、第1のゲート電極層371をマスクとして、半導体層303、半導体層304、半導体層370に、半導体層表面に垂直にn型を付与する不純物元素353を添加し、第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315b、第2のn型不純物領域374a、第2のn型不純物領域374bを形成する(図24(C)参照)。サイドウォールで覆われた半導体層中には、n型を付与する不純物元素353は添加されないので、低濃度n型領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322b、第3のn型不純物領域375a、第3のn型不純物領域375bとなる。なお、半導体層303、半導体層304、半導体層370には、チャネル形成領域321、チャネル形成領域323、チャネル形成領域376が形成される。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315b、第2のn型不純物領域374a、第2のn型不純物領域374bは、高濃度不純物領域であるため、ソース領域又はドレイン領域として機能する。本実施の形態では、第2のp型不純物領域324が形成されている側である第2のn型不純物領域315bをドレイン領域とし、第2のp型不純物領域377が形成されている側である第2のn型不純物領域374bをソース領域とする。よって、第2のn型不純物領域315aはソース領域として、第2のn型不純物領域374aはドレイン領域として機能する。第2のn型不純物領域314a、第2のn型不純物領域314b、第2のn型不純物領域315a、第2のn型不純物領域315bに、n型を付与する不純物元素が5×1019〜5×1020/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
A
一方、低濃度不純物領域である第3のn型不純物領域320a、第3のn型不純物領域320b、第3のn型不純物領域322a、第3のn型不純物領域322b、第3のn型不純物領域375a、第3のn型不純物領域375bは、第1ゲート電極層及び第2ゲート電極層に覆われていないLoff領域なため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、高速動作が可能でありながら、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
On the other hand, the third n-
半導体層303、半導体層304、半導体層370を覆うレジストからなるマスク365を形成する。マスク365は、マスク364を除去せずにそのまま用いても良いし、マスク364を加工して形成しても良く、もちろん新たに形成してもよい。マスク365及び第1のゲート電極層305をマスクとして、p型を付与する不純物元素355を、半導体層302に、半導体層302表面に垂直な方向で添加し、第4のp型不純物領域317a、第4のp型不純物領域317b、第5のp型不純物領域318a、第5のp型不純物領域318bを形成する(図25(A)参照)。ここでは、第4のp型不純物領域317a、第4のp型不純物領域317bに、p型を付与する不純物元素が1×1020〜5×1021/cm3程度の濃度で含まれるように添加する。また、第5のp型不純物領域318a、第5のp型不純物領域318bに、p型を付与する不純物元素が5×1018〜5×1019/cm3程度の濃度で含まれるように添加する。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。なお、半導体層302には、チャネル形成領域319が形成される。
A
第4のp型不純物領域317a、第4のp型不純物領域317bは、高濃度不純物領域であり、ソース領域又はドレイン領域として機能する。また、第5のp型不純物領域318a、第5のp型不純物領域318bは、低濃度不純物領域であり、ゲート電極層に覆われていないLoff領域で形成される。第5のp型不純物領域318a、第5のp型不純物領域318bはゲート電極層に覆われていないLoff領域であるため、ドレイン近傍の電界を緩和してホットキャリア注入による劣化を防ぐとともに、オフ電流を低減する効果がある。この結果、信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The fourth p-
半導体層302、半導体層303、半導体層304、半導体層370、サイドウォール311、サイドウォール312、サイドウォール313、及びサイドウォール373上に導電膜714を形成する(図25(B)参照)。導電膜714の材料としては、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、ジルコニウム(Zr)、Hf(ハフニウム)、タンタル(Ta)、バナジウム(V)、ネオジム(Nb)、クロム(Cr)、白金(Pt)、パラジウム(Pd)等を有する膜を成膜する。ここでは、スパッタリング法により、チタン膜を成膜する。
A
次に、加熱処理、GRTA法、LRTA法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と導電膜714とを反応させて、シリサイド715a、シリサイド715b、シリサイド716a、シリサイド716b、シリサイド717a及びシリサイド717b、シリサイド725a及びシリサイド725bを形成する。この後、半導体層と反応しなかった導電膜714を除去する(図25(C)参照)。
Next, the silicon in the exposed semiconductor layer of the source region and the drain region is reacted with the
不純物元素を活性化するための、加熱処理やレーザ照射などを行い、水素化のための絶縁膜325を適宜形成する。加熱処理により水素化を行い、絶縁層326を形成する。不純物元素を活性化するための加熱処理と、水素化のための加熱処理を同工程で行ってもよく、工程を簡略化することができる。
An insulating
絶縁層326、絶縁膜325にソース領域及びドレイン領域に達する開口部(コンタクトホール)を形成する。開口部にソース領域又はドレイン領域に接するソース電極層又はドレイン電極層328a、ソース電極層又はドレイン電極層328b、ソース電極層又はドレイン電極層329a、ソース電極層又はドレイン電極層329b、ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層398a、ソース電極層又はドレイン電極層398bを形成する(図26参照)。本実施の形態では、ソース電極層又はドレイン電極層327aはソース電極層となり、ソース電極層又はドレイン電極層327bはドレイン電極層となる。一方、ソース電極層又はドレイン電極層398aはドレイン電極層となり、ソース電極層又はドレイン電極層398bはソース電極層となる。よって、本実施の形態におけるpチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、ドレイン領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ332、ソース領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ378が作製され、それを用いた半導体装置が作製される。本実施の形態では、同一基板上に、CMOS回路、特性を制御された薄膜トランジスタが設けられたCPUが作製される。
Openings (contact holes) reaching the source region and the drain region are formed in the insulating
本実施の形態におけるpチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、ドレイン領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ332、ソース領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ378はシリサイド構造であるため、ソース領域及びドレイン領域の低抵抗化が可能であり、半導体装置の高速化が可能である。また、低電圧での動作が可能であるため、消費電力を低減することが可能である。
In this embodiment mode, the p-channel
本実施の形態は、実施の形態1乃至7それぞれと組み合わせて用いることができる。
This embodiment mode can be used in combination with each of
(実施の形態10)
本実施の形態では、実施の形態9の工程を一部変更した例を図27を用いて説明する。なお、実施の形態9と工程が一部異なる以外は、実施の形態9と同一であるため、ここでは同一の工程についての詳細な説明は省略する。
(Embodiment 10)
In this embodiment, an example in which the steps of Embodiment 9 are partially changed will be described with reference to FIG. Since the steps are the same as those of the ninth embodiment except that the steps are partially different from those of the ninth embodiment, detailed description of the same steps is omitted here.
実施の形態9の図23(B)の工程では、基板に対して斜めに1回のドーピングを行う例を示したが、本実施の形態では、異なる角度のドーピングを2回行う例である。 In the step of FIG. 23B in Embodiment 9, an example in which doping is performed once obliquely with respect to the substrate is shown, but in this embodiment, doping at a different angle is performed twice.
図23(B)の工程に代えて、図27(A)に示すようにレジストからなるマスク761a、761bを形成し、1回目のドーピングを行う。p型を付与する不純物元素751は、斜めにドーピングされるため、第1のp型不純物領域308bは、第1のゲート電極層307で覆われた半導体層304に形成される。一方、第1のゲート電極層307がマスクとなって、p型を付与する不純物元素751を遮蔽するため、第1のp型不純物領域308aは、第1のゲート電極層307が形成される下の半導体層304には形成されない。
Instead of the step of FIG. 23B,
次に、マスク761a、761bを除去し、レジストからなるマスク766を形成する。マスク766は、新しく形成してもよいし、マスク761a、761bを加工して形成しても良い。
Next, the
次に、図27(B)に示すように1回目とは異なる角度で斜めに2回目のドーピングを行う。p型を付与する不純物元素752は、斜めにドーピングされるため、第1のp型不純物領域385aは、第1のゲート電極層371で覆われた半導体層370に形成される。一方、第1のゲート電極層371がマスクとなって、p型を付与する不純物元素752を遮蔽するため、第1のp型不純物領域385bは、第1のゲート電極層371が形成される下の半導体層370には形成されない。
Next, as shown in FIG. 27B, the second doping is performed obliquely at an angle different from the first. Since the
ここでは、上述した2回のドーピングによって、第1のp型不純物領域308a、第1のp型不純物領域308b、第1のp型不純物領域385a、第1のp型不純物領域385bに、p型を付与する不純物元素が5×1017〜5×1018/cm3程度の濃度で含まれるように添加する。また、p型を付与する不純物元素が、5×1016〜1×1017/cm3程度の濃度で含まれるように添加してもよい。本実施の形態では、p型を付与する不純物元素としてボロン(B)を用いる。
Here, the first p-
以降の工程は、実施の形態9に従えば、図27(C)の断面図に示す構造が得られる。pチャネル型薄膜トランジスタ330、nチャネル型薄膜トランジスタ331、ドレイン領域側に低濃度p型不純物領域を有するnチャネル型薄膜トランジスタ332と、ドレイン領域側に低濃度p型不純物領域777を有するnチャネル型薄膜トランジスタ778を形成することができる。
In the subsequent steps, according to Embodiment 9, the structure shown in the cross-sectional view of FIG. 27C is obtained. A p-channel
また、本実施の形態は、実施の形態1乃至9それぞれと組み合わせて用いることができる。
Further, this embodiment mode can be used in combination with each of
(実施の形態11)
本発明のドーピング装置を用いて作製される半導体装置の用途は広範にわたるが、例えば、半導体装置の一形態であるIDチップは、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。また、IDチップのかわりに、プロセッサチップを用いることもできる。
(Embodiment 11)
A semiconductor device manufactured using the doping apparatus of the present invention has a wide range of uses. For example, an ID chip which is one form of a semiconductor device is used for banknotes, coins, securities, certificates, bearer bonds, and packaging. It can be used in containers, books, recording media, personal items, vehicles, foods, clothing, health supplies, daily necessities, medicines, electronic devices, and the like. A processor chip can be used instead of the ID chip.
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、IDチップ1020を設けることができる(図28(A)参照)。証書類とは、運転免許証、住民票等を指し、IDチップ1021を設けることができる(図28(B)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、、IDチップ1023を設けることができる(図28(D)参照)。書籍類とは、書物、本等を指し、IDチップ1024を設けることができる(図28(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指し、IDチップ1025を設けることができる(図28(F)参照)。身の回り品とは、鞄、眼鏡等を指し、IDチップ1027を設けることができる(図28(H)参照)。乗物類とは、自転車等の車両、船舶等を指し、IDチップ1026を設けることができる(図28(G)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。
Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refer to checks, securities, promissory notes, and the like, and can be provided with an ID chip 1020 (see FIG. 28A). The certificate refers to a driver's license, a resident card, or the like, and an
紙幣、硬貨、有価証券類、証書類、無記名債券類等にIDチップを設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等にIDチップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等にIDチップを設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。IDチップの設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。 Forgery can be prevented by providing ID chips on bills, coins, securities, certificates, bearer bonds, and the like. In addition, by providing ID chips for personal items such as packaging containers, books, recording media, food items, daily necessities, electronic devices, etc., the efficiency of inspection systems and rental store systems can be improved. it can. By providing ID chips on vehicles, health supplies, medicines, etc., counterfeiting and theft can be prevented, and medicines can prevent mistakes in taking medicines. The ID chip is provided by being stuck on the surface of the article or embedded in the article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in the organic resin.
プロセッサチップは、生物の生体反応(生体信号(脳波、心電図、筋電図、血圧など))を測定評価する装置としても用いることができ、医療の分野でも活用することができる。図28(C)に、人体に複数のプロセッサチップの取り付けることによって、脳波を測定する例を示す。人体に設けられた複数のプロセッサチップ1022a、プロセッサチップ1022b、プロセッサチップ1022cから得られた情報を解析し、脳波を測定する。脳波やプロセッサチップから得られる情報によって、肉体的な健康状態や精神状態を知ることができる。また、プロセッサチップは小型で軽量なため、被験者に対する負担が軽減することができる。
The processor chip can also be used as an apparatus for measuring and evaluating a biological response of a living organism (biological signals (eg, electroencephalogram, electrocardiogram, electromyogram, blood pressure)), and can also be used in the medical field. FIG. 28C shows an example of measuring an electroencephalogram by attaching a plurality of processor chips to the human body. Information obtained from the plurality of
また、物の管理や流通のシステムに応用することが可能な例を図29を用いて説明する。ここでは、商品へIDチップ(プロセッサチップ)を実装する例を説明する。図29(A)に示すように、ビール瓶1400にラベル1401を用いてIDチップ1402を実装する。 Further, an example that can be applied to an object management and distribution system will be described with reference to FIG. Here, an example in which an ID chip (processor chip) is mounted on a product will be described. As shown in FIG. 29A, an ID chip 1402 is mounted on a beer bottle 1400 using a label 1401.
IDチップ1402には、製造日、製造場所、使用材料等の基本事項を記録する。このような基本事項は、書き換える必要がないためマスクROMやメモリトランジスタ等の書き換え不能なメモリを用いて記録するとよい。加えてIDチップ1402には、各ビール瓶の配送先、配送日時等の個別事項を記録する。例えば、図29(B)に示すように、ビール瓶1400がベルトコンベア1412により流れ、ライタ装置1413を通過するときに、各配送先、配送日時を記録することができる。このような個別事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。 In the ID chip 1402, basic items such as a manufacturing date, a manufacturing place, and a material used are recorded. Such basic matters do not need to be rewritten, and are preferably recorded using a non-rewritable memory such as a mask ROM or a memory transistor. In addition, the ID chip 1402 records individual items such as the delivery destination and delivery date and time of each beer bottle. For example, as shown in FIG. 29B, when the beer bottle 1400 flows through the belt conveyor 1412 and passes through the writer device 1413, each delivery destination and delivery date and time can be recorded. Such individual items may be recorded using a rewritable and erasable memory such as EEROM.
また配達先から購入された商品情報がネットワークを通じて物流管理センターへ送信されると、この商品情報に基づき、ライタ装置又は当該ライタ装置を制御するパーソナルコンピュータ等が配送先や配送日時を算出し、IDチップへ記録するようなシステムを構築するとよい。 When product information purchased from a delivery destination is transmitted to the distribution management center through the network, based on this product information, the writer device or a personal computer that controls the writer device calculates the delivery destination and delivery date and time. A system that records on a chip should be constructed.
また配達はケース毎に行われるため、ケース毎、又は複数のケース毎にIDチップを実装し、個別事項を記録することもできる。 Since delivery is performed for each case, an ID chip can be mounted for each case or for each of a plurality of cases, and individual items can be recorded.
このような複数の配達先が記録されうる商品は、IDチップを実装することにより、手作業で行う入力にかかる時間を削減でき、それに起因した入力ミスを低減することができる。加えて物流管理の分野において最もコストのかかる人件費用を削減することができる。従って、IDチップを実装したことにより、ミスの少ない、低コストな物流管理を行うことができる。 By mounting an ID chip on such a product on which a plurality of delivery destinations can be recorded, it is possible to reduce the time required for manual input and to reduce input errors caused by the time. In addition, labor costs that are the most expensive in the field of logistics management can be reduced. Therefore, by mounting the ID chip, it is possible to carry out low-cost logistics management with few mistakes.
さらに配達先において、ビールに合う食料品や、ビールを使った料理法等の応用事項を記録してもよい。その結果、食料品等の宣伝を兼ねることができ、消費者の購買意欲を高めることができる。このような応用事項は、EEROM等の書き換え、消去可能なメモリを用いて記録するとよい。このようにIDチップを実装することにより、消費者へ提供できる情報を増大させることができるため、消費者は安心して商品を購入することができる。 Furthermore, application items such as foods suitable for beer and cooking methods using beer may be recorded at the delivery destination. As a result, it can serve as an advertisement for foods and the like, and the consumer's willingness to purchase can be enhanced. Such application items may be recorded using a rewritable and erasable memory such as EEROM. By mounting the ID chip in this way, information that can be provided to the consumer can be increased, so that the consumer can purchase the product with peace of mind.
本実施の形態は、上記の実施の形態1乃至10のいずれとも自由に組み合わせることができる。
This embodiment mode can be freely combined with any of
本発明により、大量生産上、多面取りが可能な大面積基板を用いて不純物元素を均一にドーピングする装置を実現するとともに、ドーピング処理に要する処理時間を短縮することができる。 According to the present invention, it is possible to realize an apparatus for uniformly doping an impurity element using a large-area substrate capable of multiple chamfering in mass production, and to reduce the processing time required for the doping process.
10:基板
11:ドーピング室
12:イオン源
13:加速電極部
14:イオンビーム
15:走査方向
16:傾斜軸
17:チャネル長方向
20:基板搬入室
21、26:基板カセット
22:搬送ロボット
23、24:ゲート弁
25:基板搬出室
30:基板ステージ
31:クランパー
32:基板制御機構
33:土台
50:基板
51:ドーピング室
52a、52b:イオン源
53:加速電極部
54:イオンビーム
55:走査方向
60:基板搬入室
61、26:基板カセット
62:搬送ロボット
63、64:ゲート弁
65:基板搬出室
70:基板ステージ
82:傾斜軸
83:基板制御機構
84:走査方向
85a:X軸ゴニオメータ(第1のゴニオメータ)
85b:Y軸ゴニオメーター(第2のゴニオメータ)
86:PC
87:基板
88:基板ステージ
10: Substrate 11: Doping chamber 12: Ion source 13: Acceleration electrode unit 14: Ion beam 15: Scanning direction 16: Tilt axis 17: Channel length direction 20: Substrate loading chamber 21, 26: Substrate cassette 22:
85b: Y-axis goniometer (second goniometer)
86: PC
87: Substrate 88: Substrate stage
Claims (8)
前記イオン流を照射する手段と、
垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段と、を有し、
移動している傾斜姿勢の被処理基板に対して前記イオン流を照射することを特徴とするドーピング装置。 Means for generating an ion stream having a linear or rectangular cross section;
Means for irradiating the ion stream;
Substrate position control means for moving the substrate to be processed in one direction while holding the substrate surface in an inclined posture with respect to the vertical line,
A doping apparatus which irradiates the ion stream to a substrate to be processed which is in a tilted posture.
前記ドーピング室には、断面が線状または長方形のイオン流を発生する手段と、垂線に対して基板面を傾斜姿勢としたまま保持しつつ被処理基板を一方向に移動させる基板位置制御手段とを有し、
基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して前記イオン流が照射されることを特徴とするドーピング装置。 A doping apparatus in which a substrate loading chamber, a doping chamber, and a substrate unloading chamber are arranged in series.
In the doping chamber, means for generating an ion flow having a linear or rectangular cross section, and a substrate position control means for moving the substrate to be processed in one direction while holding the substrate surface in an inclined posture with respect to the perpendicular. Have
A doping apparatus characterized by irradiating a substrate to be processed moving in one direction from a substrate carry-in chamber through a doping chamber to a substrate carry-out chamber.
前記ドーピング室には、断面が線状または長方形のイオン流を発生する第1の手段と、断面が線状または長方形のイオン流を発生する第2の手段と、被処理基板を一方向に移動させる基板位置制御手段とを有し、
基板搬入室からドーピング室を通過して基板搬出室まで一方向に移動する被処理基板に対して複数のイオン流が照射されることを特徴とするドーピング装置。 A doping apparatus in which a substrate loading chamber, a doping chamber, and a substrate unloading chamber are arranged in series.
In the doping chamber, a first means for generating an ion flow having a linear or rectangular cross section, a second means for generating an ion flow having a linear or rectangular cross section, and a substrate to be processed are moved in one direction. Substrate position control means
A doping apparatus characterized by irradiating a substrate to be processed moving in one direction from a substrate carry-in chamber through a doping chamber to a substrate carry-out chamber.
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