JP2006031024A - プラズマディスプレイパネルの駆動方法及びその装置 - Google Patents

プラズマディスプレイパネルの駆動方法及びその装置 Download PDF

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Abstract

【課題】プラズマディスプレイパネルを選択的消去方式によって駆動するにおいて、消去アドレス放電を安定化して輝点誤放電を防止する。
サステイン期間の最後に印加されるサステインパルスと、前記最後のサステインパルス直前に印加されるサステインパルスとの間の時間差を１．０μs未満にすることで、スキャン電極及びサステイン電極に同時に低電位レベルの電圧が印加される間、消去される壁電荷の量を減少できるプラズマディスプレイパネルの駆動方法及びその装置を提供する。
【解決手段】第１電極及び第２電極にサステインパルスＮＳＵＳを印加する段階と、前記第１電極に印加される最後のサステインパルスＦＳＵＳと、前記第２電極に印加される最後のサステインパルスＮＳＵＳ’と、の間の時間差ｄを０．１μｓ以上１．０μｓ未満に制御する段階と、を含んでプラズマディスプレイパネルの駆動方法を構成する。
【選択図】図５

Description

本発明は、プラズマディスプレイパネルの駆動方法及びその装置に関するもので、詳しくは、選択的消去方式によってプラズマディスプレイパネルを駆動するとき、消去アドレス放電を安定化し、輝点誤放電を防止できるプラズマディスプレイパネルの駆動方法及びその装置に関するものである。
プラズマディスプレイパネルは、Ｈｅ+Ｘｅ、Ｎｅ+ＸｅまたはＨｅ+Ｎｅ+Ｘｅガスの放電時に発生する１４７ｎｍの真空紫外線(ＶＵＶ)によって蛍光体を発光することで、文字またはグラフィックを含む画像を表示する。このプラズマディスプレイパネルは、薄膜化及び大型化を容易に実現するとともに、最近の技術開発と伴い、大きく向上した画質を提供する。
前記プラズマディスプレイパネルとして、３電極交流(ＡＣ)面放電型プラズマディスプレイパネルは、各放電セルに３個の電極が備わり、放電時に表面に蓄積された壁電荷を用いることで、放電に必要な電圧を低下するため、低電位で駆動するとともに、寿命が長くなるという長所がある。
このプラズマディスプレイパネルの駆動は、アドレス放電によって選択される放電セルの発光可否に基づき、選択的書き込み(Selective writing)方式と選択的消去(Selective erasing)方式とに区分される。
特に、本発明は、前記選択的消去方式によってプラズマディスプレイパネルを駆動するとき、消去アドレス放電を安定化し、輝点誤放電を防止できるプラズマディスプレイパネルの駆動方法及びその装置に関するものである。
プラズマディスプレイパネルは、パネル内のガスを放電して発生する真空紫外線(ＶＵＶ)がパネル内の蛍光体と衝突して光を発生する表示装置であって、前面基板１０及び背面基板２０により構成される。
図１に示すように、前記プラズマディスプレイパネルの放電セルは、前面基板１０上に形成されたスキャン電極１１及びサステイン電極１２と、背面基板２０上に形成されたアドレス電極２１と、を備える。
前記スキャン電極１１及びサステイン電極１２は、透明電極１１ａ，１２ａと、前記透明電極１１ａ，１２ａの線幅よりも小さい線幅を有して前記透明電極１１ａ，１２ａの一側縁に形成される金属バス電極１１ｂ，１２ｂと、を含む。前記透明電極１１ａ，１２ａは、インジウムスズ酸化物(Indium-Tin-Oxide:ＩＴＯ)によって前記前面基板１０上に形成される。また、前記金属バス電極１１ｂ，１２ｂは、クロム(Ｃｒ)などの金属によって透明電極１１ａ，１２ａ上に形成され、抵抗の高い透明電極１１ａ，１２ａによって上昇した電圧を減少する役割をする。
前記前面基板１０には、前記スキャン電極１１及びサステイン電極１２上に誘電体層１３及び保護膜１４が順に積層形成される。前記誘電体層１３には、放電時に発生した壁電荷が蓄積される。前記保護膜１４は、放電時に発生するスパッタリングから前記誘電体層１３を保護し、２次電子の放出効率を上昇する。前記保護膜１４は、通常、酸化マグネシウム(ＭｇＯ)によって形成される。
前記背面基板２０には、アドレス電極２１が前記スキャン電極１１及びサステイン電極１２と直交して形成され、前記アドレス電極２１上には、誘電体層２３及び隔壁２２が順に形成される。前記隔壁２２は、前記アドレス電極２１と平行に形成されて放電セルを区画し、放電時に発生する真空紫外線及び可視光線が隣接した放電セルに漏洩されることを防止する。
前記誘電体層２３及び隔壁２２の表面には、蛍光体層２４が形成されるが、前記蛍光体層２４は、放電時に発生した紫外線によって励起/発光され、赤色、緑色または青色のうちいずれか一つの色の可視光線を発生して画面を表示する。
また、前記前面基板１０と背面基板２０との間に設けられる放電空間には、放電のためにＨｅ+Ｘｅ、Ｎｅ+ＸｅまたはＨｅ+Ｎｅ+Ｘｅなどの不活性混合ガスが注入される。
前記プラズマディスプレイパネルは、画像の階調を実現するために、一つのフレームを発光回数の異なる複数個のサブフィールドＳＦに分けて駆動する。前記各サブフィールドは、放電を均一に起こすためのリセット期間と、放電セルを選択するためのアドレス期間と、放電回数によって階調を実現するサステイン期間と、に分けられる。
２５６階調で画像を表示する場合、１/６０秒に該当するフレーム期間(１６．６７ms)は、図２に示すように、少なくとも８個以上のサブフィールドＳＦ１〜ＳＦ８に分けられる。前記８個のサブフィールドＳＦ１〜ＳＦ８は、リセット期間、アドレス期間及びサステイン期間に再び分けられる。前記サブフィールドＳＦのリセット期間及びアドレス期間は、各サブフィールドごとに同一である反面、サステイン期間及び前記サステイン期間の間に発生する放電回数は、各サブフィールドで２ｎ(ただ、ｎ=０、１、２、３、４、５、６、７)の割合で増加する。
このように、各サブフィールドＳＦのサステイン期間が異なり、前記サステイン期間の間に発生する放電回数が異なるので、前記サブフィールドＳＦの放電が累積されたと見られて階調を実現できる。
このようなプラズマディスプレイパネルの駆動方法は、アドレス放電によって選択される放電セルの発光可否に基づき、選択的書き込み(Selective writing)方式と選択的消去(Selective erasing)方式とに区分される。
前記選択的書き込み方式は、リセット期間の間に全ての放電セルをオフにして放電セルを初期化し、アドレス期間の間にオンにすべきセルを選択する。前記アドレス期間の間に選択された各セルは、サステイン期間の間に放電が発生して画面を表示する。すなわち、アドレス期間の間にオンセルを選択し、サステイン期間の間にアドレス放電によって選択された各オンセルの放電を維持して画面を表示する。
前記選択的消去方式は、前記選択的書き込み方式と異なって、全画面にかけて書き込み放電を起こして全ての放電セルをオンにした後、アドレス期間の間に特定のセルをオフにし、サステイン期間の間にオンセルから放電を起こして画面を表示する。すなわち、フレーム初期に全ての放電セルをオンにした後、アドレス期間の間に選択された放電セルをオフにする。サステイン期間の間には、前記アドレス期間の間に選択されていない放電セルにサステイン放電を発生して画面を表示する。
一般に、前記選択的書き込み方式は、前記選択的消去方式に比べると、階調表現の範囲が一層広いが、アドレス期間が長いという短所がある。
実際に、前記選択的消去方式は、図３に示すように、一つのフレーム当り全面書き込みを１回のみ行い、サブフィールドＳＦ１〜ＳＦ１０ごとに必要のない放電セルをオフにしていく。
すなわち、最初のサブフィールドＳＦ１は、リセット期間、全面書き込み期間、消去アドレス期間及びサステイン期間を含んで構成され、残りのサブフィールドＳＦ２〜ＳＦ１０は、消去アドレス期間及びサステイン期間のみを含んで構成される。
図４は、選択的消去方式によってプラズマディスプレイパネルを駆動するとき、サステイン期間の間にスキャン電極Ｙ及びサステイン電極Ｚに印加される駆動波形を示している。
前記消去アドレス期間後のサステイン期間の間には、前記スキャン電極Ｙ及びサステイン電極Ｚに交互にサステインパルスＮＳＵＳが印加される。このとき、前記消去アドレス期間の間に消去放電が起きたオフセルには、サステインパルスＮＳＵＳが印加されても放電が発生しない。前記オフセルは、消去放電によって放電セル内に蓄積された壁電荷が消去されるため、壁電圧が微弱になる。その結果、前記オフセルにサステインパルスが印加されても、放電セル内の電圧が放電開始電圧よりも小さいので放電が発生しない。すなわち、アドレス期間の間に消去放電が起きたオフセルには、サステイン期間の間にサステイン放電が起こらない。
その反面、前記消去アドレス期間の間に消去放電が起きないオンセルの場合、最初のサステインパルスＮＳＵＳが印加されると、壁電圧と前記サステイン電圧Ｖｓとの合計が放電開始電圧以上になって放電が発生する。
このとき、前記放電セルから放電が発生すると、放電によって前記スキャン電極Ｙ及びサステイン電極Ｚの壁電荷極性が反転される。その後、前記スキャン電極Ｙ及びサステイン電極Ｚに交互に印加されるサステインパルスＮＳＵＳによってサステイン放電が発生し、その時ごとに壁電荷の極性反転が繰り返される。
前記サステイン期間の最後には、以前に印加されるサステインパルスＮＳＵＳよりも大きいパルス幅を有するサステインパルスＦＳＵＳが印加される。
例えば、最後のサステインパルスＦＳＵＳが前記スキャン電極Ｙに印加されると仮定した場合、一般的なサステインパルスＮＳＵＳは、前記サステイン電極Ｚに最後に印加される。このとき、前記スキャン電極Ｙには、正(+)極性の壁電荷が形成され、前記サステイン電極Ｚには、負(-)極性の壁電荷が形成される。
その後、前記サステインパルスＮＳＵＳよりもパルス幅の大きい最後のサステインパルスＦＳＵＳが前記スキャン電極Ｙに印加されると、広いパルス幅によって強いサステイン放電が起きて壁電荷がより多く形成される。
すなわち、前記スキャン電極Ｙには、最後のサステインパルスＦＳＵＳが印加される前よりも壁電荷が多く形成される。前記スキャン電極Ｙには、以前よりも負(-)極性の壁電荷が多く形成され、前記サステイン電極Ｚには、以前よりも正(+)極性の壁電荷が多く形成される。
このように、前記スキャン電極Ｙ及びサステイン電極Ｚに充分な量の壁電荷が形成されると、次の消去アドレス期間に消去放電が円滑に起きるため、消去放電によるオフセルの選択を正確に行える。
しかしながら、上記したように、最後のサステインパルスＦＳＵＳの幅を広く設定するだけでは、次回の消去放電時に必要な壁電荷が充分に形成されないという問題点がある。
これは、前記スキャン電極Ｙとサステイン電極Ｚとの間に交互に印加されるサステインパルスにおいて、前記スキャン電極Ｙ及びサステイン電極Ｚに同時に低電位レベルの電圧が印加される時間ｄと関連がある。
すなわち、前記スキャン電極Ｙ及びサステイン電極Ｚに同時に低電位レベルの電圧が印加されると、放電セルの内部に壁電荷として積まれた正(+)極性及び負(-)極性電荷が空間電荷と再び結合し、前記壁電荷の量が減少する。
したがって、前記スキャン電極Ｙ及びサステイン電極Ｚに同時に低電位レベルの電圧が印加される時間ｄが長くなるほど、減少する壁電荷の量が増加するので、次回の消去放電が確実に行われなくなる。
一般に、最後のサステインパルスＦＳＵＳ以前に印加されるサステインパルスＮＳＵＳに対し、前記スキャン電極Ｙ及びサステイン電極Ｚに同時に低電位レベルの電圧が印加される区間ｄ１は、０．１μｓ程度に設定される。
しかしながら、前記最後のサステインパルスＦＳＵＳと前記最後のサステインパルス直前に印加されたサステインパルスＮＳＵＳとの間の低電位電圧レベル区間ｄ２は、１．０μｓ以上に設定される。
上記したように、最後のサステインパルスＦＳＵＳがスキャン電極Ｙに印加されると仮定すると、前記スキャン電極Ｙに印加された最後のサステインパルスＦＳＵＳと前記サステイン電極Ｚに印加された最後のサステインパルスＮＳＵＳとの間の時間差ｄ２は、１．０μｓ以上に設定される。
このように、前記時間差ｄ２が長くなると、前記スキャン電極Ｙ及びサステイン電極Ｚに低電位レベルの電圧が印加されるとき、減少する壁電荷の量も増加する。
したがって、放電セルの内部に充分な量の壁電荷が形成されない場合、最後のサステインパルスＦＳＵＳの幅を他のサステインパルスＮＳＵＳより長くしても、次回の消去放電に必要な壁電荷が形成されなくなる。
壁電荷が充分に形成されない場合、次回の消去アドレス期間の間に消去パルスによる消去放電の駆動マージンが狭くなる。すなわち、消去パルスによって電圧が印加されても、消去放電を起こすのに充分な電圧が形成されないため、消去放電が発生せずにセルが増加する。
したがって、消去アドレス期間の間に消去放電を起こし、オフセルとして選択されるべきセルから消去放電が発生しないこともあり、オフセルから消去放電が発生しない場合、サステイン期間の間に放電が発生する。よって、オフにすべきセルがオンになって、輝点誤放電が発生するという問題点があった。
本発明は、上記の問題点を解決するためになされたもので、プラズマディスプレイパネルを選択的消去方式によって駆動するにおいて、消去アドレス放電を安定化して輝点誤放電を防止することを目的とする。
また、サステイン期間の最後に印加されるサステインパルスと、前記最後のサステインパルス直前に印加されるサステインパルスとの時間差を１．０μｓ以内にすることで、スキャン電極及びサステイン電極に同時に低電位レベルの電圧が印加される間、消去される壁電荷の量を減少できるプラズマディスプレイパネルの駆動方法及びその装置を提供することを目的とする。
上記の目的を達成するために、本発明は、第１電極及び第２電極にサステインパルスを印加する段階と、前記第１電極に印加される最後のサステインパルスと、前記第２電極に印加される最後のサステインパルスと、の間の時間差を０．１μｓ以上１．０μｓ未満に制御する段階と、を含んで構成されることを特徴とする。
このとき、前記時間差は、前記第１電極に印加される最後のサステインパルスの上昇開始時点と、前記第２電極に印加される最後のサステインパルスの下降終了時点と、の間の時間差に相当することを特徴とする。
また、本発明によるプラズマディスプレイパネルの駆動装置は、第１電極及び第２電極にサステインパルスを印加する駆動部と、前記第１電極に印加される最後のサステインパルスと、前記第２電極に印加される最後のサステインパルスと、の間の時間差を０．１μｓ以上１．０μｓ未満の範囲に制御する制御部と、を含んで構成されることを特徴とする。
本発明によるプラズマディスプレイパネルの駆動方法及びその装置において、第１電極に印加される最後のサステインパルスと、前記第２電極に印加される最後のサステインパルスと、の間の時間差を０．１μｓ以内にすることで、低電位レベルの電圧が印加される間に消去される壁電荷の量を減少する。
したがって、前記第１電極に最後のサステインパルスが印加されるとき、放電によって壁電荷が充分に形成されるため、次回の消去アドレス期間の間に消去放電のための駆動マージンを広げ、輝点誤放電を取り除く。
以下、本発明によるプラズマディスプレイパネルの駆動方法及びその装置の実施の形態を、図面に基づいて説明する。本発明によるプラズマディスプレイパネルの駆動方法及びその装置の実施形態として、最も好ましい実施形態を例に挙げて説明する。ただ、プラズマディスプレイパネルの駆動方法及びその装置をなす基本的な構造は、従来技術と同一であるので、その詳細な説明を省略する。
図５乃至図７は、本発明の実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形及びスイッチ素子制御信号を示した図である。まず、本発明の選択的消去方式によるプラズマディスプレイパネルの駆動方法を、図５に基づいて説明する。
本発明の実施形態によるプラズマディスプレイパネルの駆動方法は、一つのフレーム期間を複数個のサブフィールドＳＦに分け、選択的消去方式によって前記サブフィールドＳＦの時分割駆動を行う。
前記サブフィールドＳＦは、オフセルを選択するためのアドレス期間と、オンセルに対するサステイン放電を起こすためのサステイン期間と、を含む。
ここで、選択的消去方式は、一つのフレーム当り全面書き込みを１回のみ行い、サブフィールドＳＦごとに必要のない放電セルをオフにしていく。すなわち、最初のサブフィールドは、放電セルを初期化するリセット期間、全面書き込み期間、オフセルを消去するアドレス期間及び放電が行われるサステイン期間を含んで構成される。残りのサブフィールドは、リセット期間及び全面書き込み期間なしにオフセルを選択するためのアドレス期間と、オンセルに対してサステイン放電を起こすためのサステイン期間と、を含む。
前記アドレス期間の間には、サステイン期間の間に放電が起きないオフセルに対する壁電荷消去が行われる。アドレス期間の間に消去放電を起こすために、図５に示すように、負(-)極性の消去スキャンパルスｓｃｐがスキャン電極Ｙに順次供給されるとともに、前記消去スキャンパルスｓｃｐに同期して、正(+)極性の消去データパルスｄｐがアドレス電極Ｘに供給される。
前記消去スキャンパルスｓｃｐ及び消去データパルスｄｐが印加されたセルでは、前記消去スキャンパルスｓｃｐと消去データパルスｄｐとの電圧差と、リセット期間の間に生成した壁電圧と、の合計が放電開始電圧以上になると、消去放電が発生する。
消去放電によると、前記スキャン電極Ｙ上に形成された負(-)極性の壁電荷及びサステイン電極Ｚ上に形成された正(+)極性の壁電荷が減少する。壁電荷が消去されたセル内では、サステインパルスが印加されても、前記スキャン電極Ｙとサステイン電極Ｚとの間の電圧差が放電開始電圧未満になって放電が起きない。
その反面、アドレス期間の間に消去放電が起きないセルでは、スキャン電極Ｙに形成された負(-)極性の壁電荷及びサステイン電極Ｚに形成された正(+)極性の壁電荷が維持される。したがって、前記消去放電が起きない各セルは、サステインパルスが印加されると、サステイン電圧と、前記スキャン電極Ｙとサステイン電極Ｚとの間の壁電圧と、の合計が放電開始電圧以上になって放電が起きる。セルからサステイン放電が発生すると、前記放電によって、前記スキャン電極Ｙ及びサステイン電極Ｚに形成された壁電荷の極性が反転される。
サステイン期間には、前記スキャン電極Ｙ及びサステイン電極ＺにサステインパルスＮＳＵＳが交互に印加される。このとき、サステイン期間の最後にスキャン電極Ｙに印加される最後のサステインパルスＦＳＵＳと、前記最後のサステインパルス直前にスキャン電極Ｙに印加されたサステインパルスＮＳＵＳ'と、の間の時間差ｄは、０．１μｓ以上１．０μｓ未満、好ましくは、０．１μｓ乃至０．５μｓになる。
一般に、前記サステイン期間の一番最後に印加される最後のサステインパルスＦＳＵＳは、図５に示すように、以前に印加されるサステインパルスＮＳＵＳ，ＮＳＵＳ'よりも大きなパルス幅を有する。
例えば、最後のサステインパルスＦＳＵＳがスキャン電極Ｙに印加されると仮定すると、正常なサステインパルスＮＳＵＳ'は、サステイン電極Ｚに最後に印加される。
すなわち、正常なサステインパルスＮＳＵＳ'がサステイン電極Ｚに最後に印加されると、前記スキャン電極Ｙには、正(+)極性の壁電荷が形成され、サステイン電極Ｚには、負(-)極性の壁電荷が形成される。
その後、前記スキャン電極Ｙに前記サステインパルスＮＳＵＳ'よりもパルス幅の大きい最後のサステインパルスＦＳＵＳが印加されると、広い幅のパルスによって強いサステイン放電が起きて壁電荷がより多く形成される。
すなわち、スキャン電極Ｙには、以前のサステイン放電が発生するときよりも負(-)極性の壁電荷が多く形成され、サステイン電極Ｚには、正(+)極性の壁電荷が多く形成される。
このように充分な量の壁電荷が形成された状態では、次のアドレス期間の消去放電が円滑に起きて、消去放電によるオフセルの選択が正確になる。
このとき、本発明によるプラズマディスプレイパネルの駆動方法において、前記サステイン期間に最後に印加される最後のサステインパルスＦＳＵＳと、前記最後のサステインパルスＦＳＵＳ直前に印加されたサステインパルスＮＳＵＳ'と、の間の時間差ｄは、１．０μｓ未満、好ましくは、０．１μｓ乃至０．５μｓになる。データパルスの立ち上がり時間（rising time）が200〜300nsであり、立ち下がり時間（falling time）が400〜500ns程度である。また、パルスが下降された以降にも過渡期が存在し、放電が安定するため、所定の時間が必要である。従って、パルスとパルスの間の間隔が0.1ns未満になる場合、パルスとパルスが重なって誤放電の問題が発生する。特に、試験結果上記の時間差d値が0.1μｓから0.5μｓ以下の場合、壁電荷が殆ど減少しなく、最後のサステインパルスが印加された時、安定的な放電が発生し、アドレス放電も安定的に発生する。
前記時間差ｄは、前記スキャン電極Ｙに印加された最後のサステインパルスＦＳＵＳの上昇開始時点ｒと、前記サステイン電極Ｚに印加された最後のサステインパルスＮＳＵＳ'の下降終了時点ｆと、の間の時間差に相当する。
ここで、上昇開始時点ｒの電圧レベルは、前記サステインパルスＦＳＵＳの低電位電圧レベルから高電位電圧レベルの５％範囲内にあり、下降開始時点ｆの電圧レベルは、前記サステインパルスＮＳＵＳ'の低電位電圧レベルから高電位電圧レベルの５％範囲内にある。
従来は、前記時間差ｄが１．０μｓ以上であったが、本発明では、前記時間差ｄが１．０μｓを越えないため、前記スキャン電極Ｙ及びサステイン電極Ｚの全てに低電位レベルの電圧が印加される期間を減少し、前記スキャン電極Ｙとサステイン電極Ｚとの間に形成された壁電荷の減少を低下する。
したがって、前記スキャン電極Ｙとサステイン電極Ｚとの間の壁電圧が減少しないので、最後のサステインパルスＦＳＵＳが印加されたとき、安定したサステイン放電が行われる。また、前記最後のサステインパルスＦＳＵＳのパルス幅が広いため、前記スキャン電極Ｙとサステイン電極Ｚとの間の壁電荷が充分に形成される。
これによって、次回のアドレス期間で、消去放電の駆動マージンが広くなり、消去放電が安定的に行われる。すなわち、前記スキャン電極Ｙとサステイン電極Ｚとの間に形成された壁電荷の減少によって壁電圧が減少し、消去スキャンパルスｓｃｐ及び消去データパルスｄｐが印加されても消去放電が発生しない現象を防止する。したがって、消去放電が発生しないことから、オフセルになるべき各セルがオンセルとして残り、次回のサステイン期間の間にサステイン放電が起きて輝点誤放電が発生する現象を防止する。
このとき、前記最後のサステインパルスＦＳＵＳと、前記最後のサステインパルスＦＳＵＳ以前に印加されるサステインパルスＮＳＵＳ'と、の間の時間差ｄは、以前に印加されるサステインパルスＮＳＵＳの間の時間差ｄ'よりも大きい。
一般に、前記スキャン電極Ｙに印加される最後のサステインパルスＦＳＵＳ以外のサステインパルスＮＳＵＳと、前記サステイン電極Ｚに印加される最後のサステインパルスＮＳＵＳ'以外のサステインパルスＮＳＵＳと、の間の時間差ｄ'は、０．１μｓ程度に設定される。
図６に示すように、前記最後のサステインパルスＦＳＵＳがサステイン電極Ｚに印加される場合も、前記サステイン電極Ｚに印加される最後のサステインパルスＦＳＵＳと、前記スキャン電極Ｙに印加される最後のサステインパルスＮＳＵＳ'と、の間の時間差ｄは、０．１μｓ以上１．０μｓ未満になる。
このときも、前記スキャン電極Ｙ及びサステイン電極Ｚの全てに低電位レベルの電圧が印加される期間を減少し、低電位レベルの電圧が印加される間、前記スキャン電極Ｙとサステイン電極Ｚとの間に形成された壁電荷の減少を低下する。
図７に示すように、前記サステイン期間の最後に印加される最後のサステインパルスＦＳＵＳのパルス幅は、前記最後のサステインパルスＦＳＵＳ以前に印加されたサステインパルスＮＳＵＳ'のパルス幅よりも狭く形成される。
また、図８に示すように、前記最後のサステインパルスＦＳＵＳのパルス幅は、前記最後のサステインパルスＦＳＵＳ以前に印加されたサステインパルスＮＳＵＳ'のパルス幅と同一になる。
この場合も、前記最後のサステインパルスＦＳＵＳと、前記最後のサステインパルスＦＳＵＳ以前に印加されたサステインパルスＮＳＵＳ'と、の間の時間差ｄは、０．１μｓ以上１．０μｓ未満になる。
すなわち、サステイン期間の間に印加されるサステインパルスＮＳＵＳよりも最後のサステインパルスＦＳＵＳのパルス幅が狭いか同一である場合も、前記時間差ｄが１．０μｓ未満になると、前記スキャン電極Ｙ及びサステイン電極Ｚに低電位レベルの電圧が印加される間、減少する壁電荷が低下する。
低電位レベルの電圧が印加される間に減少する壁電荷が低下するので、前記スキャン電極Ｙとサステイン電極Ｚとの間の壁電圧の減少が低下し、正常なサステインパルスＮＳＵＳとパルス幅が同一であるか小さい最後のサステインパルスＦＳＵＳが印加されたとき、安定したサステイン放電が行われる。
また、前記最後のサステインパルスＦＳＵＳが印加される間、前記スキャン電極Ｙとサステイン電極Ｚとの間に壁電荷が形成されるので、次回のアドレス期間の間に消去データパルスｄｐ及び消去スキャンパルスＳｃｐが印加されると、消去放電が発生する。
サステイン期間の最後には、以前に印加されるサステインパルスＮＳＵＳとパルス幅の異なるサステインパルスＦＳＵＳ'が１回以上印加される。
例えば、スキャン電極ＹにサステインパルスＦＳＵＳ'が最後に印加されると仮定した場合、サステイン期間が開始されると、前記スキャン電極Ｙ及びサステイン電極ＺにサステインパルスＮＳＵＳが交互に印加される。
図９に示すように、前記サステイン期間の終了前に、前記スキャン電極Ｙには、以前に印加されたサステインパルスＮＳＵＳとパルス幅の異なるサステインパルスＦＳＵＳ'が２回印加される。
前記スキャン電極Ｙにパルス幅の異なるサステインパルスＦＳＵＳ'が印加される間、前記サステイン電極Ｚには、正常なサステインパルスＮＳＵＳが印加される。
この場合も、前記スキャン電極Ｙに印加されるサステインパルスＦＳＵＳ'と、前記サステイン電極Ｚに印加されるサステインパルスＮＳＵＳと、の間の時間差ｄは、０．１μｓ以上１．０μｓ未満以内になる。
前記時間差ｄが小さいほど、低電位レベルの電圧が印加される間に減少する壁電荷の量が小さくなり、次回のアドレス期間の間にオフセルから消去放電が発生しないので、輝点誤放電の発生を防止できる。
以下、プラズマディスプレイパネルを駆動するための駆動装置を、図１０乃至図１２に基づいて説明する。
本発明のプラズマディスプレイパネルの駆動装置は、アドレス電極Ｘ１〜Ｘｍにデータを印加するデータ駆動部１２０と、スキャン電極Ｙ１〜Ｙｎを駆動するためのスキャン駆動部１３０と、サステイン電極Ｚを駆動するためのサステイン駆動部１４０と、前記各駆動部１２０〜１４０を制御する制御部１１０と、前記各駆動部１２０〜１４０に必要な駆動電圧を供給する駆動電圧発生部１５０と、を含んで構成される。
前記データ駆動部１２０は、前記制御部１１０からのタイミング制御信号に応答し、データをサンプリングしてラッチした後、前記データをアドレス電極Ｘ１〜Ｘｍ(以下、Ｘという)に供給する。
前記スキャン駆動部１３０は、前記制御部１１０の制御に基づき、スキャンパルス及びサステインパルスを前記スキャン電極Ｙ１〜Ｙｎ(以下、Ｙという)に供給し、前記サステイン駆動部１４０は、前記制御部１１０の制御に基づき、前記スキャン駆動部１３０と交互に動作してサステインパルスを前記サステイン電極Ｚに供給する。
前記制御部１１０は、垂直/水平同期信号及びクロック信号を受けて前記各駆動部１２０〜１４０に必要なタイミング制御信号ＣＴＲＸ，ＣＴＲＹ，ＣＴＲＺを発生し、前記タイミング制御信号ＣＴＲＸ，ＣＴＲＹ，ＣＴＲＺを該当する駆動部１２０〜１４０に供給して前記各駆動部１２０〜１４０を制御する。
ここで、データ制御信号ＣＴＲＸは、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、エネルギー回収回路及び駆動スイッチ素子のオン/オフタイミングを制御するためのスイッチ制御信号を含む。
前記スキャン制御信号ＣＴＲＹは、前記スキャン駆動部１３０に含まれたエネルギー回収回路と、駆動スイッチ素子のオン/オフタイミングを制御するためのスイッチ制御信号と、を含む。また、サステイン制御信号ＣＴＲＺは、サステイン駆動部１４０に含まれたエネルギー回収回路と、駆動スイッチ素子のオン/オフタイミングを制御するためのスイッチ制御信号と、を含む。
前記駆動電圧発生部１５０は、サステイン電圧Ｖｓ、データパルスのアドレス電圧、スキャンパルスのスキャン電圧などの前記各駆動部１２０〜１４０に必要な電圧を発生する。
図１１は、本発明によるプラズマディスプレイパネルの駆動装置において、前記スキャン駆動部１３０及びサステイン駆動部１４０の回路構成を示した図である。
前記スキャン駆動部１３０には、エネルギー回収回路１３１と、第１及び第２スイッチ素子Ｓ１，Ｓ２と、が備わり、前記サステイン駆動部１４０には、エネルギー回収回路１４１と、第３及び第４スイッチ素子Ｓ３，Ｓ４と、が備わる。
前記スキャン駆動部１３０及びサステイン駆動部１４０に備わったエネルギー回収回路１３１，１４１は、プラズマディスプレイパネルＣｐから放電に寄与しない無効電力のエネルギーを回収し、この回収されたエネルギーを用いてスキャン電極Ｙまたはサステイン電極Ｚを充電する。前記エネルギー回収回路１３１，１４１は、公知の如何なるエネルギー回収回路にも実現される。
前記第１スイッチ素子Ｓ１は、サステイン電圧源ＶｓとプラズマディスプレイパネルＣｐとの間に接続され、前記制御部１１０の制御に基づき、サステイン電圧Ｖｓを第１ノードｎ１を経由してプラズマディスプレイパネルＣｐのスキャン電極Ｙに供給する。
第２スイッチ素子Ｓ２は、基底電圧源ＧＮＤとプラズマディスプレイパネルＣｐとの間に接続され、前記制御部１１０の制御に基づき、基底電圧ＧＮＤを第１ノードｎ１を経由して前記スキャン電極Ｙに供給する。
第３スイッチ素子Ｓ３は、サステイン電圧源ＶｓとプラズマディスプレイパネルＣｐとの間に接続され、前記制御部１１０の制御に基づき、サステイン電圧Ｖｓを第２ノードｎ２を経由してサステイン電極Ｚに供給する。
第４スイッチ素子Ｓ４は、基底電圧源ＧＮＤとプラズマディスプレイパネルＣｐとの間に接続され、前記制御部１１０の制御に基づき、基底電圧ＧＮＤを第２ノードｎ２を経由して前記サステイン電極Ｚに供給する。
前記第１乃至第４スイッチ素子Ｓ１，Ｓ２，Ｓ３，Ｓ４は、図１２に示したスイッチ制御信号に応答して動作することを特徴とする。
図１２に示すように、前記第１スイッチＳ１にハイパルスが印加されると、前記スキャン電極ＹにサステインパルスＮＳＵＳが印加され、第３スイッチＳ３にハイパルスが印加されると、前記サステイン電極ＺにサステインパルスＮＳＵＳが印加される。
第２スイッチＳ２にハイパルスが印加されると、前記スキャン電極Ｙには、低電位レベルの電圧である基底電圧が印加され、前記第４スイッチＳ４にハイパルスが印加されると、前記サステイン電極Ｚに低電位レベルの電圧である基底電圧が印加される。
前記第１スイッチＳ１及び前記第３スイッチＳ３を交互にオン/オフにすると、前記スキャン電極Ｙ及びサステイン電極ＺにサステインパルスＮＳＵＳが交互に印加される。
このとき、前記制御部１１０は、前記第１スイッチＳ１がターンオフになって第３スイッチＳ３がターンオンになるまで、または、前記第３スイッチＳ３がターンオンになって前記第１スイッチＳ１がターンオンになるまでの時間差ｄ'を０．１μｓ程度にする。
特に、サステイン期間の最後に印加される最後のサステインパルスＦＳＵＳを印加するために、前記制御部１１０は、前記第３スイッチＳ３がターンオンになった後、０．１μｓ乃至１．０μｓ未満に前記第１スイッチＳ１をターンオンにし、前記スキャン電極Ｙにサステイン電圧を供給する。
その反対に、最後のサステインパルスＦＳＵＳがサステイン電極Ｚに印加される場合、前記制御部１１０は、前記第１スイッチＳ１がターンオンになった後、０．１μｓ以上１．０μｓ未満に前記第３スイッチＳ３をターンオンにし、前記サステイン電極Ｚにサステイン電圧を供給する。
このように、前記制御部１１０は、最後のサステインパルスＦＳＵＳが印加される前に、前記スイッチ素子Ｓ１，Ｓ３のオン/オフタイミングを調整し、前記スキャン電極Ｙ及びサステイン電極Ｚに低電位電圧である基底電圧が印加される間、前記スキャン電極Ｙとサステイン電極Ｚとの間に形成された壁電荷の減少を低下する。
したがって、最後のサステインパルスＦＳＵＳが印加されたとき、サステイン放電によって壁電荷が充分に形成され、次回のアドレス期間の間にオフセルから消去放電が確実に起きる。
すなわち、アドレス期間に消去放電が発生すべきオフセルにおいて、壁電圧が不充分であって消去放電が発生しない現象を防止し、オフセルからサステイン放電が発生して輝点誤放電が発生する現象を防止できる。
従来の３電極交流面放電型プラズマディスプレイパネルの放電セル構造を示した斜視図である。 従来のプラズマディスプレイパネルの輝度加重値の一例を示した図である。 従来の選択的消去方式による一つのフレームを示した図である。 従来の選択的消去方式による最後のサステイン期間の駆動波形を示した図である。 本発明の第１実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形を示した図である。 本発明の第２実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形を示した図である。 本発明の第３実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形を示した図である。 本発明の第４実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形を示した図である。 本発明の第５実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形を示した図である。 本発明によるプラズマディスプレイパネルの駆動装置を示したブロック図である。 本発明によるプラズマディスプレイパネルの駆動回路を示した回路図である。 本発明の第１実施形態による選択的消去方式によってサステイン期間の間に印加される駆動波形及びスイッチ素子制御信号を示した図である。
符号の説明
１０ 前面基板
２０ 背面基板
１２０ データ駆動部
１３０ スキャン駆動部
１４０ サステイン駆動部

Claims (18)

  1. 第１電極及び第２電極にサステインパルスを印加する段階と、
    前記第１電極に印加される最後のサステインパルスと、前記第２電極に印加される最後のサステインパルスと、の間の時間差を０．１μｓ以上１．０μｓ未満に制御する段階と、
    を含んで構成されることを特徴とするプラズマディスプレイパネルの駆動方法。
  2. 前記時間差は、前記第１電極に印加される最後のサステインパルスの上昇開始時点と、前記第２電極に印加される最後のサステインパルスの下降終了時点と、の間の時間差に相当することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  3. 前記上昇開始時点の電圧レベルは、前記サステインパルスの低電位電圧レベルから高電位電圧レベルの５％の範囲内にあることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
  4. 前記下降終了時点の電圧レベルは、前記サステインパルスの低電位電圧レベルから高電位電圧レベルの５％の範囲内にあることを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
  5. 前記時間差は、０．１μｓ乃至０．５μｓの範囲に制御されることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  6. 前記第１電極に印加される最後のサステインパルスは、前記第２電極に印加される最後のサステインパルスよりもパルス幅が大きいことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  7. 前記第１電極に印加される最後のサステインパルスは、前記最後のサステインパルス以前に印加されるサステインパルスとパルス幅が異なることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  8. 前記第１電極は、スキャン電極であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  9. 前記第１電極は、サステイン電極であることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  10. 前記時間差は、前記第１電極に印加される最後のサステインパルス以外の第１サステインパルスと、前記第２電極に印加される最後のサステインパルス以外の第２サステインパルスと、の間の時間差よりも大きいことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
  11. 第１電極及び第２電極にサステインパルスを印加する駆動部と、
    前記第１電極に印加される最後のサステインパルスと、前記第２電極に印加される最後のサステインパルスと、の間の時間差を０．１μｓ以上１．０μｓ未満の範囲に制御する制御部と、を含んで構成されることを特徴とするプラズマディスプレイパネルの駆動装置。
  12. 前記駆動部は、サステイン期間の間にスキャン電極にサステインパルスを印加するスキャン駆動部と、サステイン期間の間に前記スキャン駆動部と交互に動作してサステイン電極にサステインパルスを印加するサステイン駆動部と、を含んで構成されることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動装置。
  13. 前記スキャン駆動部には、エネルギー回収回路と、第１及び第２スイッチ素子と、が備わり、前記サステイン駆動部には、エネルギー回収回路と、第３及び第４スイッチ素子と、が備わることを特徴とする請求項１２記載のプラズマディスプレイパネルの駆動装置。
  14. 前記時間差は、前記第１電極に印加される最後のサステインパルスの上昇開始時点と、前記第２電極に印加される最後のサステインパルスの下降終了時点と、の間の時間差に相当することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動装置。
  15. 前記制御部は、時間差が０．１μｓ乃至０．５μｓの範囲になるように制御することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動装置。
  16. 前記制御部は、第１スイッチ素子及び前記第３スイッチ素子のオン/オフタイミングを制御して前記時間差を調整することを特徴とする請求項１４記載のプラズマディスプレイパネルの駆動装置。
  17. 前記制御部は、第１電極に印加される最後のサステインパルスが前記第２電極に印加される最後のサステインパルスよりもパルス幅が大きくなるように、サステインパルス幅を制御することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動装置。
  18. 前記制御部は、前記時間差が前記第１電極に印加される最後のサステインパルス以外の第１サステインパルスと、前記第２電極に印加される最後のサステインパルス以外の第２サステインパルスと、の間の時間差よりも大きくなるように制御することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動装置。
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