JP2006030149A

JP2006030149A - 三相交流検査装置

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Publication number: JP2006030149A
Application number: JP2004213763A
Authority: JP
Inventors: Makio Kitazawa; 真喜男北沢
Original assignee: Hioki EE Corp
Current assignee: Hioki EE Corp
Priority date: 2004-07-22
Filing date: 2004-07-22
Publication date: 2006-02-02
Anticipated expiration: 2024-07-22
Also published as: JP4641750B2

Abstract

【課題】スター結線された三相交流およびデルタ結線された三相交流についての相順や欠相の状態を正確に検出する。
【解決手段】Ｒ相、Ｓ相およびＴ相の波形を波形整形してディジタル信号Ｓｒ，Ｓｓ，Ｓｔを出力する波形整形回路２〜３と、ディジタル信号Ｓｓを遅延させる遅延回路９と、遅延したディジタル信号Ｓｓ１のアクティブへの遷移に同期して、ディジタル信号Ｓｓに対して位相の進んでいるディジタル信号Ｓｒのロジック状態を検出して出力するフリップフロップ回路１０およびディジタル信号Ｓｓに対して位相の遅れているディジタル信号Ｓｔのロジック状態を検出して出力するフリップフロップ回路１１と、ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのロジック状態がすべて非アクティブのときにフリップフロップ回路１０，１１に対してその出力信号を非アクティブにさせるクリア回路５とを備えている。
【選択図】図１

Description

本発明は、三相交流の相順や欠相などの状態を検査する三相交流検査装置に関するものである。

この種の三相交流検査装置として、特開平４−２６２２７２号公報に開示された三相交流検査装置が知られている。この三相交流検査装置では、Ｒ相、Ｓ相およびＴ相の各三相交流信号をパルス信号（ディジタル信号）に変換するゼロクロス信号発生回路と、３つのフリップフロップ（Ｄ−フリップフロップ）で構成されると共にゼロクロス信号発生回路から出力されたＲ相、Ｓ相およびＴ相の各パルス信号に基づいてＲ相、Ｓ相およびＴ相の相互間の位相を比較する位相比較回路と、各フリップフロップの出力を入力するＮＡＮＤ素子と、各フリップフロップの出力を入力するＮＯＲ素子とを備え、ＮＡＮＤ素子の出力のロジック状態（ＨｉｇｈまたはＬｏｗ）とＮＯＲ素子の出力のロジック状態との組み合わせに基づいて、三相交流の状態（相順および欠相）を判定可能に構成されている。
特開平４−２６２２７２号公報（第２頁、第１−２図）

ところが、従来の三相交流検査装置には、以下のような問題点がある。すなわち、この三相交流検査装置では、位相比較器の１つのフリップフロップにおいてＳ相のパルス信号をクロックとして使用してＲ相のパルス信号のロジック状態（アクティブか非アクティブか）を検出し、もう１つのフリップフロップにおいてＴ相のパルス信号をクロックとして使用してＳ相のパルス信号のロジック状態を検出し、さらにもう１つのフリップフロップにおいてＲ相のパルス信号をクロックとして使用してＴ相のパルス信号のロジック状態を検出している。したがって、この三相交流検査装置は、同号公報中の図２に示すように、スター結線された三相交流の１つの相が欠相したときにおいても、他の２相の交流が欠相前の状態を維持するため、その欠相に関しては確実に検出することができる。しかしながら、デルタ結線された三相交流の場合、１つの相が欠相したときに、他の２相に位相が１８０度反転した逆極性の交流が発生するため、この逆極性となる２つの相についてのパルス信号を入力するフリップフロップにおいて、クロックとして入力するパルス信号およびデータとして入力するパルス信号の極性がほぼ同時に切り替わる。このため、クロックに対するデータのセットアップ時間およびホールド時間が不足して出力が不定となる事態が生じるおそれがある。したがって、この三相交流検査装置には、デルタ結線された三相交流についての欠相を正確に検出することができないという問題点が存在する。

本発明は、かかる問題点を解決すべくなされたものであり、スター結線された三相交流およびデルタ結線された三相交流についての相順や欠相の状態を正確に検出し得る三相交流検査装置を提供することを主目的とする。

上記目的を達成すべく請求項１記載の三相交流検査装置は、入力した三相交流のＲ相波形、Ｓ相波形およびＴ相波形を所定の閾値とそれぞれ比較することにより、アクティブのときのデューティ比が５０％よりも小さいディジタル信号を前記各相波形に同期させて出力する波形整形回路と、前記各ディジタル信号のうちの１のディジタル信号を遅延させる遅延回路と、当該遅延した１のディジタル信号の非アクティブからアクティブへの遷移に同期して、前記各ディジタル信号のうちの前記１のディジタル信号に対して位相の進んでいる一方のディジタル信号のロジック状態を検出して出力する第１のフリップフロップ回路と、前記遅延した１のディジタル信号の非アクティブからアクティブへの遷移に同期して、前記各ディジタル信号のうちの当該１のディジタル信号に対して位相の遅れている他方のディジタル信号のロジック状態を検出して出力する第２のフリップフロップ回路と、前記各ディジタル信号のロジック状態がすべて非アクティブのときに前記各フリップフロップ回路に対してその出力信号を非アクティブにさせるクリア信号を出力するクリア回路とを備えている。

請求項１記載の三相交流検査装置によれば、波形整形回路が、Ｒ相波形、Ｓ相波形およびＴ相波形を所定の閾値とそれぞれ比較してアクティブのときのデューティ比が５０％よりも小さいディジタル信号を各相波形に同期させて出力し、遅延回路が１のディジタル信号を遅延させ、第１のフリップフロップ回路が、遅延した１のディジタル信号の非アクティブからアクティブへの遷移に同期して、１のディジタル信号に対して位相の進んでいる一方のディジタル信号のロジック状態を検出して出力し、第２のフリップフロップ回路が、１のディジタル信号の非アクティブからアクティブへの遷移に同期して、各ディジタル信号のうちの１のディジタル信号に対して位相の遅れている他方のディジタル信号のロジック状態を検出して出力し、クリア回路が各ディジタル信号のロジック状態がすべて非アクティブのときに各フリップフロップ回路に対してその出力信号を非アクティブにさせるクリア信号を出力することにより、各フリップフロップ回路の出力信号および反転出力信号の各ロジック状態に基づいて、デルタ結線された三相交流線路およびスター結線された三相交流線路についての相順および欠相を確実に検出することができる。

以下、添付図面を参照して、本発明に係る三相交流検査装置の最良の形態について説明する。

まず、三相交流検査装置１の構成について図面を参照して説明する。

三相交流検査装置１は、図１に示すように、３つの波形整形回路２，３，４、クリア回路５、３つのＡＮＤ回路６，７，８、遅延回路９、２つのフリップフロップ回路１０，１１、および判定回路１２を備えて構成されて、入力した三相交流のＲ相波形、Ｓ相波形およびＴ相波形に基づき、三相交流の状態（相順および欠相）を検査する。

各波形整形回路２，３，４は、一例として、閾値ＶＨ，ＶＬがゼロボルトよりも若干高い正の電圧値にそれぞれ設定されたシュミットトリガ回路（図示せず）を含んで構成されている。したがって、各波形整形回路２，３，４は、入力したＲ相波形、Ｓ相波形およびＴ相波形を各閾値ＶＨ，ＶＬと比較することによってＲ相波形、Ｓ相波形およびＴ相波形を波形整形して、ロジック状態がアクティブ（本例では、一例としてＨｉｇｈ）のときのデューティ比が常に５０％よりも若干小さい（本発明における５０％よりも小さいデューティ比の一例）ディジタル信号Ｓｒ，Ｓｓ，ＳｔをＲ相波形、Ｓ相波形およびＴ相波形にそれぞれ同期させて出力する。この場合、各閾値ＶＨ，ＶＬは、例えばＲ相波形、Ｓ相波形およびＴ相波形が振幅１０Ｖの交流電圧波形であるときには、一例として、１．５Ｖ，０．８Ｖにそれぞれ規定されている。

クリア回路５は、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔを入力すると共に、すべてのディジタル信号Ｓｒ，Ｓｓ，Ｓｔのロジック状態が非アクティブのときに、クリア信号Ｓｃｌのロジック状態をアクティブにしてフリップフロップ回路１０，１１に対してその出力信号の状態を非アクティブにさせる。本例ではクリア回路５は、一例として３入力ＯＲ素子で構成されている。したがって、クリア回路５は、すべてのディジタル信号Ｓｒ，Ｓｓ，ＳｔがＬｏｗ（非アクティブ）のときに、クリア信号Ｓｃｌのロジック状態をＬｏｗ（アクティブ）にする。なお、本明細書では、信号のロジック状態がアクティブのときには「信号がアクティブ」ともいい、また信号のロジック状態が非アクティブのときには「信号が非アクティブ」ともいう。

各ＡＮＤ回路６，７，８は、各フリップフロップ回路１０，１１に対するクリア信号Ｓｃｌおよび各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔの供給タイミングを揃えるために、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔの供給ラインに介装されて、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔとクリア信号Ｓｃｌとの論理積をディジタル信号Ｓｒ１，Ｓｓ１，Ｓｔ１として出力する。なお、クリア信号Ｓｃｌと、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔとの供給タイミングを揃える必要のない回路構成のときにはその介装を省いて、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔを各フリップフロップ回路１０，１１や遅延回路９に直接入力させる構成を採用することもできる。遅延回路９は、ディジタル信号Ｓｒ１，Ｓｓ１，Ｓｔ１のうちの１つのディジタル信号Ｓｓ１を入力すると共にそのディジタル信号Ｓｓ１を若干（時間ｔｄ）遅延させて（本発明における１のディジタル信号を遅延させる遅延量の一例）クロック信号Ｓｃｋとして出力する。この場合、遅延させる時間ｔｄは、例えば、２ｍｓに規定されている。

フリップフロップ回路（本発明における第１のフリップフロップ回路）１０は、一例としてＤ−フリップフロップ回路で構成されて、入力端子（Ｄ端子）にディジタル信号Ｓｒ１を入力し、クロック端子（ＣＫ端子）にクロック信号Ｓｃｋを入力し、クリア端子（ＣＬ端子）にクリア信号Ｓｃｌを入力する。この構成により、フリップフロップ回路１０は、ディジタル信号Ｓｓ１を遅延させたクロック信号Ｓｃｋの非アクティブ（本例では、一例としてＬｏｗ）からアクティブ（本例では、一例としてＨｉｇｈ）への遷移（立ち上がり）に同期して、各ディジタル信号Ｓｒ，Ｓｔのうちの、順相のときにディジタル信号Ｓｓに対して位相が進んでいる一方のディジタル信号Ｓｒのロジック状態を検出して出力信号Ｓｒ２および反転出力信号Ｓｒ３を出力する。フリップフロップ回路（本発明における第２のフリップフロップ回路）１１は、一例としてＤ−フリップフロップ回路で構成されて、入力端子（Ｄ端子）にディジタル信号Ｓｔ１を入力し、クロック端子（ＣＫ端子）にクロック信号Ｓｃｋを入力し、クリア端子（ＣＬ端子）にクリア信号Ｓｃｌを入力する。この構成により、フリップフロップ回路１１は、クロック信号Ｓｃｋの非アクティブ（この例では、Ｌｏｗ）からアクティブ（この例では、Ｈｉｇｈ）への遷移（立ち上がり）に同期して、各ディジタル信号Ｓｒ，Ｓｔのうちの、順相のときにディジタル信号Ｓｓに対して位相が遅れている他方のディジタル信号Ｓｔのロジック状態を検出して出力信号Ｓｔ２および反転出力信号Ｓｔ３を出力する。なお、本例では、各フリップフロップ回路１０，１１をＤ−フリップフロップ回路で構成しているが、ＪＫ−フリップフロップ回路やＲＳ−フリップフロップ回路などのフリップフロップ回路で構成することもできる。

判定回路１２は、フリップフロップ回路１０の出力信号Ｓｒ２および反転出力信号Ｓｒ３と、フリップフロップ回路１１の出力信号Ｓｔ２および反転出力信号Ｓｔ３とを入力して、各信号Ｓｒ２，Ｓｒ３，Ｓｔ２，Ｓｔ３のロジック状態に基づいて、三相交流の状態（相順および欠相）を検出する判定処理を実行する。本例では、判定回路１２は、一例として、２つのＮＡＮＤ素子１２ａ，１２ｂ、ＣＰＵ１２ｃおよび不図示のメモリを備えて構成されている。この場合、ＮＡＮＤ素子１２ａは、出力信号Ｓｒ２と反転出力信号Ｓｔ３とを入力してその論理積信号Ｓｏ１をＣＰＵ１２ｃに出力する。また、ＮＡＮＤ素子１２ｂは、反転出力信号Ｓｒ３と出力信号Ｓｔ２とを入力してその論理積信号Ｓｏ２をＣＰＵ１２ｃに出力する。ＣＰＵ１２ｃは、メモリに記憶されている動作プログラムに従って作動して、入力した論理積信号Ｓｏ１，Ｓｏ２の各ロジック状態と、メモリに予め記憶された判定テーブル（図４参照）の内容とを比較して判定処理を実行する。

次に、三相交流検査装置１の動作について、図１を参照して説明する。

この三相交流検査装置１では、電源投入直後において各波形整形回路２，３，４に十分な電源電圧が供給されるまでの間、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔは非アクティブ（Ｌｏｗ）の状態にある。このため、クリア回路５は、クリア信号Ｓｃｌをアクティブ（Ｌｏｗ）にする。したがって、各フリップフロップ回路１０，１１は、その出力がクリアされて、出力信号Ｓｒ２，Ｓｔ２をＬｏｗに、また反転出力信号Ｓｒ３，Ｓｔ３をＨｉｇｈに維持する。

一方、内部の各構成要素に十分な電源電圧が供給された状態では、各波形整形回路２，３，４が、スター結線（またはデルタ結線）された三相交流線路から入力したＲ相波形、Ｓ相波形およびＴ相波形を波形整形して、ディジタル信号Ｓｒ，Ｓｓ，Ｓｔを出力する。図２に示す期間Ｔ２のように、三相交流に欠相が発生していないときには、各波形整形回路２，３，４は、互いの位相が１２０度ずつずれ、かつ各相波形と同一周期のディジタル信号Ｓｒ，Ｓｓ，Ｓｔを出力する。具体的には、波形整形回路２では、閾値ＶＨ，ＶＬが１．５Ｖ，０．８Ｖにそれぞれ規定されたシュミットトリガ回路が、図６に示すように、入力したＲ相波形が上昇しつつ閾値ＶＨ（１．５Ｖ）を横切ったときにディジタル信号ＳｒをＨｉｇｈに移行させ、その後に、Ｒ相波形が下降しつつ閾値ＶＬ（０．８Ｖ）を横切ったときにディジタル信号ＳｒをＬｏｗに移行させると共に、再度Ｒ相波形が上昇しつつ閾値ＶＨ（１．５Ｖ）を横切るまでディジタル信号ＳｒをＬｏｗに維持する。このように閾値ＶＨ，ＶＬが共に正の電圧値に規定されたシュミットトリガ回路を備えたことにより、同図に示すように、ディジタル信号Ｓｒがアクティブ（Ｈｉｇｈ）になる期間Ａは、常にＲ相波形の半周期（Ｂ／２：ＢはＲ相波形の１周期）よりも若干短くなる。また、ディジタル信号Ｓｒの周期は、上記したようにＲ相波形の周期Ｂと一致する。したがって、波形整形回路２は、デューティ比（Ａ／Ｂ×１００）が常に５０％よりも若干小さく、かつ立ち上がり部分および立ち下がり部分においてヒゲ（ハザード）のないディジタル信号Ｓｒを出力する。波形整形回路３，４も、各波形整形回路２と同一の構成のため、同様にして、アクティブ（Ｈｉｇｈ）のデューティ比が常に５０％よりも若干小さく、かつ立ち上がり部分および立ち下がり部分においてヒゲ（ハザード）のないディジタル信号Ｓｒ，Ｓｔをそれぞれ出力する。

クリア回路５は、三相交流に欠相が発生していないときには、図２に示す期間Ｔ２のように、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのアクティブ期間が互いにオーバーラップしているため、クリア信号Ｓｃｌを常時非アクティブ（Ｈｉｇｈ）に維持する。また、各ＡＮＤ回路６，７，８は、図２に示すように、ディジタル信号Ｓｒ，Ｓｓ，Ｓｔをそれぞれ入力したときには、クリア回路５の伝搬時間だけ遅延して入力されるクリア信号Ｓｃｌと論理和して、ディジタル信号Ｓｒ１，Ｓｓ１，Ｓｔ１をそれぞれ出力する。また、遅延回路９は、ディジタル信号Ｓｓ１を時間ｔｄだけ遅延させてクロック信号Ｓｃｋとして出力する。したがって、各フリップフロップ回路１０，１１は、クリア信号Ｓｃｌが非アクティブのため、クロック信号Ｓｃｋの立ち上がりに同期して、入力している各ディジタル信号Ｓｒ１，Ｓｔ１の各ロジック状態を繰り返し検出して出力する。具体的には、フリップフロップ回路１０は、図２の期間Ｔ１に示すように、クロック信号Ｓｃｋの最初の立ち上がりに同期して、ディジタル信号Ｓｒ１のロジック状態（Ｈｉｇｈ）を検出して出力し、フリップフロップ回路１１は、クロック信号Ｓｃｋの最初の立ち上がりに同期して、ディジタル信号Ｓｔ１のロジック状態（Ｌｏｗ）を検出して出力する。したがって、同図に示すように、欠相が発生していないときには、フリップフロップ回路１０は、ディジタル信号Ｓｒ１がＨｉｇｈの状態を常に検出し、フリップフロップ回路１１は、ディジタル信号Ｓｔ１がＬｏｗの状態を常に検出し続ける。これにより、同図に示すように、フリップフロップ回路１０は、出力信号Ｓｒ２を常にＨｉｇｈ（反転出力信号Ｓｒ３はＬｏｗ）に維持する。一方、フリップフロップ回路１１は、出力信号Ｓｔ２を常にＬｏｗ（反転出力信号Ｓｔ３はＨｉｇｈ）に維持する。

一方、判定回路１２では、ＣＰＵ１２ｃが、ＮＡＮＤ素子１２ａ，１２ｂから出力された論理積信号Ｓｏ１，Ｓｏ２に基づいて判定処理を実行して、三相交流についての状態（相順および欠相）を検出する。具体的には、Ｒ相波形、Ｓ相波形およびＴ相波形がこの順（順相）で入力されているときには、ディジタル信号Ｓｒ、ディジタル信号Ｓｓおよびディジタル信号Ｓｔも、図２の期間Ｔ２のように、この順で生成される。このため、論理積信号Ｓｏ１は、図２に示すように、入力される出力信号Ｓｒ２および反転出力信号Ｓｔ３が共にＨｉｇｈのため、常にアクティブ（Ｌｏｗ）になる。また、論理積信号Ｓｏ２は、同図に示すように、入力される出力信号Ｓｔ２および反転出力信号Ｓｒ３が共にＬｏｗのため、常に非アクティブ（Ｈｉｇｈ）になる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から１段目に示すように、三相交流が順相であり、かつ欠相が発生していないと判別する。

また、Ｔ相波形、Ｓ相波形およびＲ相波形がこの順（逆相）に入力されているときには、ディジタル信号Ｓｔ、ディジタル信号Ｓｓおよびディジタル信号Ｓｒも、図３の期間Ｔ４のように、この順で発生する。この状態では、同図に示すように、論理積信号Ｓｏ１は、入力される出力信号Ｓｒ２および反転出力信号Ｓｔ３が共にＬｏｗのため、常に非アクティブ（Ｈｉｇｈ）になる。また、論理積信号Ｓｏ２は、同図に示すように、入力される出力信号Ｓｔ２および反転出力信号Ｓｒ３が共にＨｉｇｈのため、常にアクティブ（Ｌｏｗ）になる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から２段目に示すように、三相交流が逆相であり、かつ欠相が発生していないと判別する。

一方、デルタ結線された三相交流線路において、Ｒ相およびＴ相の一方（一例としてＲ相）が欠相しているときには、図２の期間Ｔ３のように、ディジタル信号Ｓｒが常に非アクティブ（Ｌｏｗ）になり、ディジタル信号Ｓｓおよびディジタル信号Ｓｔは、位相が１８０度反転する関係となる。この状態においても、波形整形回路３，４は、アクティブ（Ｈｉｇｈ）のときのデューティ比が常に５０％よりも若干小さくなるようにＲ相波形およびＴ相波形をそれぞれ波形整形する結果、同図に示すように、ディジタル信号Ｓｓ，ＳｔのＨｉｇｈ期間同士がオーバーラップすることはない。このため、クリア回路５は、欠相が発生している期間において、周期的に（三相交流の周期の１／２の周期で）クリア信号Ｓｃｌをアクティブ（Ｌｏｗ）に移行させる。したがって、各フリップフロップ回路１０，１１は、周期的に、出力信号Ｓｒ２（反転出力信号Ｓｒ３）および出力信号Ｓｔ２（反転出力信号Ｓｔ３）をクリアし続ける。また、欠相が発生しているときであってもクロック信号Ｓｃｋが連続して出力されているものの、図２の期間Ｔ３のように、Ｒ相波形が欠相しているために、ディジタル信号Ｓｒ１が常にＬｏｗに維持されている。また、クロック信号Ｓｃｋは、ディジタル信号Ｓｓに対して遅延回路９によって時間ｔｄだけ遅延させられている。このため、フリップフロップ回路１０は、クロック信号Ｓｃｋの立ち上がりにおいてディジタル信号Ｓｒ２を常にＬｏｗにし、フリップフロップ回路１１は、クロック信号Ｓｃｋの立ち上がりにおいてディジタル信号Ｓｔ２を常にＬｏｗにする。この結果、同図に示すように、出力信号Ｓｒ２，Ｓｔ２が共に常にＬｏｗに維持されるため、論理積信号Ｓｏ１，Ｓｏ２が共に常に非アクティブ（Ｈｉｇｈ）となる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から３段目に示すように、三相交流に欠相が発生していると判別する。

また、デルタ結線された三相交流線路において、Ｓ相が欠相しているときには、図３の期間Ｔ５のように、ディジタル信号Ｓｓが常に非アクティブ（Ｌｏｗ）になり、ディジタル信号Ｓｒおよびディジタル信号Ｓｔは、位相が１８０度反転する関係となる。この状態においても、波形整形回路３，４は、アクティブ（Ｈｉｇｈ）のときのデューティ比が常に５０％よりも若干小さくなるようにＲ相波形およびＴ相波形をそれぞれ波形整形する結果、同図に示すように、ディジタル信号Ｓｒ，ＳｔのＨｉｇｈ期間同士がオーバーラップすることはない。このため、クリア回路５は、欠相が発生している期間において、周期的に（三相交流の周期の１／２の周期で）クリア信号Ｓｃｌをアクティブ（Ｌｏｗ）に移行させる。また、クロック信号Ｓｃｋが常に非アクティブ（Ｌｏｗ）に維持されている。このため、各フリップフロップ回路１０，１１は、周期的に、出力信号Ｓｒ２（反転出力信号Ｓｒ３）および出力信号Ｓｔ２（反転出力信号Ｓｔ３）をクリアし続けて共にＬｏＷを維持する。この結果、同図に示すように、論理積信号Ｓｏ１，Ｓｏ２が共に常に非アクティブ（Ｈｉｇｈ）となる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から３段目に示すように、三相交流に欠相が発生していると判別する。

また、スター結線された三相交流線路において、順相状態のＲ相、Ｓ相およびＴ相のいずれかが欠相しているときには、ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのうちの欠相した相に対応するディジタル信号のみが欠落し、欠相していない相に対応するディジタル信号は欠相が生じていないときと同じ状態で波形整形回路２，３，４から出力される。例えば、順相状態においてＲ相が欠相しているときには、図５の期間Ｔ６に示すように、ディジタル信号Ｓｒのみが欠落し、他の２つのディジタル信号Ｓｓ，Ｓｔは、欠相発生前と同じ状態で波形整形回路３，４から出力される。しかしながら、Ｒ相が欠相しているときには、クリア信号Ｓｃｌが周期的にアクティブ（Ｌｏｗ）となるため、各フリップフロップ回路１０，１１は、その出力（出力信号Ｓｒ２等）を周期的にクリアする。また、クロック信号Ｓｃｋの立ち上がりにおいてディジタル信号Ｓｒ１が常に非アクティブ（Ｌｏｗ）になると共に、ディジタル信号Ｓｔ１もまた常に非アクティブ（Ｌｏｗ）になる。このため、各フリップフロップ回路１０，１１は、出力信号Ｓｒ２，Ｓｔ２を共に常にＬｏｗに維持する。この結果、同図に示すように、論理積信号Ｓｏ１，Ｓｏ２が共に常に非アクティブ（Ｈｉｇｈ）となる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から３段目に示すように、三相交流に欠相が発生していると判別する。

また、Ｔ相が欠相しているときには、図５の期間Ｔ７に示すように、ディジタル信号Ｓｔのみが欠落し、他の２つのディジタル信号Ｓｒ，Ｓｓは、欠相発生前と同じ状態で波形整形回路３，４から出力される。この場合、同期間Ｔ７に示すように、クリア信号Ｓｃｌが周期的にアクティブ（Ｌｏｗ）となるため、各フリップフロップ回路１０，１１は、クリア信号ＳｃｌがＬｏｗになる都度、その出力（出力信号Ｓｒ２等）をＬｏｗにクリアする。一方、Ｒ相が欠相したときとは異なり、クロック信号Ｓｃｋの立ち上がりにおいてディジタル信号Ｓｒ１が常にアクティブ（Ｈｉｇｈ）になるため、フリップフロップ回路１０は、クロック信号Ｓｃｋが立ち上がる都度、その出力（出力信号Ｓｒ２）をＨｉｇｈに移行させる。したがって、フリップフロップ回路１０から出力される出力信号Ｓｒ２がトグルする（ＨｉｇｈとＬｏｗとを繰り返す）。この結果、同図に示すように、論理積信号Ｓｏ１も、出力信号Ｓｒ２に同期してトグルする。一方、論理積信号Ｓｏ２は、常に非アクティブ（Ｈｉｇｈ）となる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の下から２段目に示すように、三相交流に欠相が発生していると判別する。なお、同図に示す判定テーブルの「Ｈｉｇｈ／Ｌｏｗ」は、該当する信号がトグルする状態を示している。

また、図示はしないが、Ｓ相が欠相しているときには、上記したＲ相およびＴ相のいずれかが欠相したときと同様にして、クリア信号Ｓｃｌが周期的にアクティブ（Ｌｏｗ）になるため、各フリップフロップ回路１０，１１は、クリア信号ＳｃｌがＬｏｗになる都度、その出力（出力信号Ｓｒ２等）をクリアする。また、Ｓ相が欠相しているため、各フリップフロップ回路１０，１１にクロック信号Ｓｃｋが供給されない。したがって、各フリップフロップ回路１０，１１は、その出力（出力信号Ｓｒ２，Ｓｔ２）を常にＬｏｗに維持する。この結果、論理積信号Ｓｏ１，Ｓｏ２は、常に非アクティブ（Ｈｉｇｈ）になる。ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、図４の上から３段目に示すように、三相交流に欠相が発生していると判別する。

なお、図５を参照して、スター結線された三相交流線路において、順相状態のＲ相、Ｓ相およびＴ相のいずれかが欠相した例について説明したが、スター結線された三相交流線路において、逆相状態のＲ相、Ｓ相およびＴ相のうちのＲ相が欠相したときには、出力信号Ｓｒ２が常にＬｏｗになるため、論理積信号Ｓｏ１は常にＨｉｇｈになり、出力信号Ｓｔ２がトグルするため、論理積信号Ｓｏ２もトグルする。また、逆相状態のＲ相、Ｓ相およびＴ相のうちのＳ相またはＴ相が欠相したときには、各出力信号Ｓｒ２，Ｓｔ２が共に常にＬｏｗになる結果、論理積信号Ｓｏ１，Ｓｏ２は共に常にＨｉｇｈになる。したがって、ＣＰＵ１２ｃは、検出した各論理積信号Ｓｏ１，Ｓｏ２のロジック状態と、メモリに記憶されている判定テーブルの内容とを比較することにより、スター結線された三相交流線路において逆相状態のＲ相が欠相したときには、図４の上から５段目に示すように、三相交流に欠相が発生していると判別する。また、ＣＰＵ１２ｃは、スター結線された三相交流線路において逆相状態のＳ相またはＴ相が欠相したときには、図４の上から３段目に示すように、三相交流に欠相が発生していると判別する。

このように、この三相交流検査装置１によれば、波形整形回路２，３，４がＲ相波形、Ｓ相波形およびＴ相波形を所定の閾値ＶＨ，ＶＬとそれぞれ比較してアクティブ（例えばＨｉｇｈ）のときのデューティ比が５０％よりも若干小さいディジタル信号Ｓｒ，Ｓｓ，Ｓｔを各相波形に同期させて出力し、遅延回路９がディジタル信号Ｓｒ，Ｓｓ，Ｓｔのうちの１のディジタル信号（例えばディジタル信号Ｓｓ）を若干遅延させ、フリップフロップ回路１０が、１のディジタル信号の非アクティブ（例えばＬｏｗ）からアクティブ（例えばＨｉｇｈ）への遷移（立ち上がり）に同期して、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのうちの１のディジタル信号に対して位相の進んでいる一方のディジタル信号（例えばディジタル信号Ｓｒ）のロジック状態を検出して出力し、フリップフロップ回路１１が、１のディジタル信号の非アクティブ（例えばＬｏｗ）からアクティブ（例えばＨｉｇｈ）への遷移（立ち上がり）に同期して、各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのうちの１のディジタル信号に対して位相の遅れている他方のディジタル信号（例えばディジタル信号Ｓｔ）のロジック状態を検出して出力し、クリア回路５が各ディジタル信号Ｓｒ，Ｓｓ，Ｓｔのロジック状態がすべて非アクティブ（例えばＬｏｗ）のときに各フリップフロップ回路１０，１１に対してその出力信号Ｓｒ２，Ｓｔ２を非アクティブ（例えばＬｏｗ）にさせるクリア信号Ｓｃｌを出力することにより、各フリップフロップ回路１０，１１の出力信号Ｓｒ２，Ｓｔ２および反転出力信号Ｓｒ３，Ｓｔ３の各ロジック状態に基づいて、デルタ結線された三相交流線路およびスター結線された三相交流線路についての相順および欠相を確実に検出することができる。

なお、本発明は、上記の構成に限定されない。例えば、上記の構成では、２つのＮＡＮＤ素子１２ａ，１２ｂとＣＰＵ１２ｃとを有し、出力信号Ｓｒ２，Ｓｔ２および反転出力信号Ｓｒ３，Ｓｔ３の各ロジック状態、具体的には論理積信号Ｓｏ１，Ｓｏ２の各ロジック状態に基づいて、デルタ結線された三相交流線路およびスター結線された三相交流線路についての相順および欠相をＣＰＵ１２ｃが検出する判定回路１２を採用したが、これに限定されない。例えば、ＣＰＵ１２ｃが出力信号Ｓｒ２，Ｓｔ２および反転出力信号Ｓｒ３，Ｓｔ３を直接入力して三相交流線路についての相順および欠相を検出する構成を採用することもできる。また、上記の構成では、ディジタル信号Ｓｒ，Ｓｓ，Ｓｔ、クリア信号Ｓｃｌ、ディジタル信号Ｓｒ１，Ｓｓ１，Ｓｔ１、クロック信号Ｓｃｋ、および出力信号Ｓｒ２，Ｓｔ２の各アクティブロジック状態をＨｉｇｈとし、論理積信号Ｓｏ１，Ｓｏ２の各アクティブロジック状態をＬｏｗとする例について説明したが、各信号のアクティブロジック状態は適宜規定することができ、ＨｉｇｈおよびＬｏｗのいずれにも設定することができる。この場合には、図１に示した回路構成を適宜変更し、かつ図４に示す判定テーブルの内容を適宜変更する。

三相交流検査装置１の構成を示すブロック図である。デルタ結線の三相交流線路についての順相状態における三相交流検査装置１の動作を説明するためのタイミングチャートである。デルタ結線の三相交流線路についての逆相状態における三相交流検査装置１の動作を説明するためのタイミングチャートである。判定テーブルの内容を示す説明図である。スター結線の三相交流線路についての順相状態における三相交流検査装置１の動作を説明するためのタイミングチャートである。波形整形回路２による波形整形動作を説明するためのタイミングチャートである。

符号の説明

１三相交流検査装置
２〜４波形整形回路
５クリア回路
９遅延回路
１０，１１フリップフロップ回路
Ｓｃｌクリア信号
Ｓｒ，Ｓｓ，Ｓｓ１，Ｓｔディジタル信号
Ｓｒ２，Ｓｔ２出力信号
Ｓｒ３，Ｓｔ３反転出力信号
ＶＨ，ＶＬ閾値

Claims

入力した三相交流のＲ相波形、Ｓ相波形およびＴ相波形を所定の閾値とそれぞれ比較することにより、アクティブのときのデューティ比が５０％よりも小さいディジタル信号を前記各相波形に同期させて出力する波形整形回路と、
前記各ディジタル信号のうちの１のディジタル信号を遅延させる遅延回路と、
当該遅延した１のディジタル信号の非アクティブからアクティブへの遷移に同期して、前記各ディジタル信号のうちの前記１のディジタル信号に対して位相の進んでいる一方のディジタル信号のロジック状態を検出して出力する第１のフリップフロップ回路と、
前記遅延した１のディジタル信号の非アクティブからアクティブへの遷移に同期して、前記各ディジタル信号のうちの当該１のディジタル信号に対して位相の遅れている他方のディジタル信号のロジック状態を検出して出力する第２のフリップフロップ回路と、
前記各ディジタル信号のロジック状態がすべて非アクティブのときに前記各フリップフロップ回路に対してその出力信号を非アクティブにさせるクリア信号を出力するクリア回路とを備えている三相交流検査装置。