CN110504968B - 一种双异步信号采样计数装置与方法 - Google Patents

Abstract

本发明公开了一种双异步信号采样计数装置与方法，该装置包括边缘采样单元、相位补偿单元和计数单元，其中，边缘采样单元采用时钟信号分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并产生两个相应的脉冲信号；相位补偿单元在时钟信号的控制下，分别对两个脉冲信号进行延时，以补偿两个脉冲信号之间的相位差，并对应得到两个脉冲延时信号；计数单元根据定位同步信号对应的脉冲信号的触发，进行计数，以及根据两个脉冲延时信号相与后得到的信号的触发，进行计数清零。本发明在应用时，无论是否处于亚稳态，均能得到相应的脉冲信号，而且还补偿脉冲信号之间的相位差，从而保证采样计数的准确性。

Description

一种双异步信号采样计数装置与方法

技术领域

本发明涉及数字电路技术领域，特别涉及采样控制系统中的双异步信号采样计数装置与方法。

背景技术

异步信号采样是数字电路设计里很常见的采样方式，在许多数据采集系统中都采用CPU或DSP(Digital Signal Processor数字信号处理器)为处理器，而由于FPGA硬件处理实时性高、速度快、可并行处理，通常采用FPGA硬件进行高速数据采集。在这种系统架构下，由于需要FPGA硬件同步采样到系统CPU送的异步信号来完成计数功能，当不同时钟域的信号进行处理时，系统CPU送出的信号相对于FPGA硬件的时钟信号是异步的，相位不固定。而每一个触发器都有其规定的建立和保持时间参数，如果对信号采样的时间不满足触发器的建立保持时间，则会出现亚稳态。

例如，FPGA硬件需要同步采样到系统CPU送来的两个异步信号，其中，系统同步信号sys_sync作为系统数据采样周期定时，每16ms发一次，而定位同步信号loc_sync用于指示X、Y、Z方向的数据采集，第一个定位同步信号loc_sync是和系统同步信号sys_sync基本同步发出，其后定位同步信号loc_sync每5ms发一次，在16ms内共发3次。系统同步信号sys_sync和定位同步信号loc_sync的全局时序关系如图1所示。用dir_flag计数器来表示采样方向，0为X，1为Y，2为Z。dir_flag计数器通过采样定位同步信号loc_sync来累加。但第一个定位同步信号loc_sync处，也是系统同步信号sys_sync处，同步采样到系统同步信号sys_sync和定位同步信号loc_sync时，优先以系统同步信号sys_sync清零计数器，即从系统同步信号sys_sync开始后的5ms为X方向。

由于系统同步信号sys_sync和定位同步信号loc_sync高电平至少有2个时钟宽度才能可靠采样到。理想的时序关系如图2所示，系统同步信号sys_sync与定位同步信号loc_sync完全对齐，标记的时钟上升沿同时可靠采样到系统同步信号sys_sync和定位同步信号loc_sync，但由于系统同步信号sys_sync和定位同步信号loc_sync与时钟是异步的，所以当时钟上升沿位于信号上升沿处，这时则会导致采样出现亚稳态。两个信号都有可能被采样到，也可能不会被采样到，如图3所示。

同时，由于系统CPU不像ASIC(专用集成电路)送出的信号时序很精确，系统CPU的IO管脚所输出的系统同步信号sys_sync与定位同步信号loc_sync之间存在不确定的相位差，如图4所示。虽然时钟上升沿没有在任何一个信号边缘处，采样不会出现亚稳态。但所标记的时钟上升沿只能采到系统同步信号sys_sync，而无法采到定位同步信号loc_sync。定位同步信号loc_sync被采样已经是下一个时钟周期了。这时计数则会出现异常状态，导致错误。即时钟先采到系统同步信号sys_sync，计数器被清零，而下一个周期则采到定位同步信号loc_sync，又开始计数，dir_flag计数器则变成了1。因此，将图4与图1中的时序进行对比，系统同步信号sys_sync后本来应该是X时段的部分已现在变成Y时段。而且，当系统同步信号sys_sync和定位同步信号loc_sync相位差异较大时，甚至还会出现图5中所示的系统同步信号sys_sync和定位同步信号loc_sync完全错开的情况。因此，需要解决上述情况下，存在的计数异常的技术问题。

发明内容

本发明的目的在于：解决现有技术中，当采样控制系统中处理器输出的系统同步信号与采样同步信号之间存在不确定的相位差，采样计数容易出现异常的技术问题，而提供一种双异步信号采样计数装置与方法。

为了实现上述发明目的，本发明提供了以下技术方案：

一种双异步信号采样计数装置，其包括：

边缘采样单元，用于根据输入的时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到所述系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到所述定位同步信号的上升沿时，产生第二脉冲信号；其中，所述时钟信号与所述系统同步信号和所述定位同步信号异步；

相位补偿单元，用于根据所述时钟信号的控制，分别对所述第一脉冲信号和所述第二脉冲信号进行延时，以补偿所述第一脉冲信号与所述第二脉冲信号之间的相位差，并对应产生第一脉冲延时信号和第二脉冲延时信号；

计数单元，用于根据所述第二脉冲信号的触发，进行计数，以及根据所述第一脉冲延时信号与所述第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

根据一种具体的实施方式，本发明双异步信号采样计数装置中的边缘采样单元包括第一触发器、第二触发器、第一逻辑非门，第一逻辑与门、第三触发器、第四触发器、第二逻辑非门和第二逻辑与门；其中，

所述第一触发器、所述第二触发器、所述第三触发器和所述第四触发器的时钟输入端均输入所述时钟信号；所述第一触发器的数据输入端输入所述系统同步信号，其输出端与所述第一逻辑非门的输入端连接；所述第一逻辑非门的输出端与所述第一逻辑与门的一个输入端连接，所述第一逻辑与门的另一个输入端输入所述系统同步信号；所述第一逻辑与门的输出端与所述第二触发器的数据输入端连接，所述第二触发器的输出端输出所述第一脉冲信号；所述第三触发器的数据输入端输入所述定位同步信号，其输出端与所述第二逻辑非门的输入端连接；所述第二逻辑非门的输出端与所述第二逻辑与门的一个输入端连接，所述第二逻辑与门的另一个输入端输入所述定位同步信号；所述第二逻辑与门的输出端与所述第四触发器的数据输入端连接，所述第四触发器的输出端输出所述第二脉冲信号。

根据一种具体的实施方式，本发明双异步信号采样计数装置中的相位补偿单元包括第五触发器、第六触发器、第一逻辑或门、第七触发器、第八触发器和第二逻辑或门；其中，

所述第五触发器、所述第六触发器、所述第七触发器和所述第八触发器的时钟输入端均输入所述时钟信号；所述第五触发器的数据输入端输入所述第一脉冲信号，其输出端分别与所述第六触发器的数据输入端和所述第一逻辑或门的第一输入端连接；所述第六触发器的输出端与所述第一逻辑或门的第二输入端连接；所述第一逻辑或门的第三输入端输入所述第一脉冲信号，其输出端输出所述第一脉冲延时信号；所述第七触发器的数据输入端输入所述第二脉冲信号，其输出端分别与所述第八触发器的数据输入端和所述第二逻辑或门的第一输入端连接；所述第八触发器的输出端与所述第二逻辑或门的第二输入端连接；所述第二逻辑或门的第三输入端输入所述第一脉冲信号，其输出端输出所述第二脉冲延时信号。

根据一种具体的实施方式，本发明双异步信号采样计数装置中的计数单元包括计数器、第九触发器、第三逻辑非门、第三逻辑与门、第四逻辑与门和加法器；其中，

所述计数器的计数端分别与所述第九触发器的输出端、所述第三逻辑非门的输入端和所述加法器的一个输入端连接；所述第三逻辑与门的一个输入端与第三逻辑非门的输出端连接，其另一个输入端输入所述第一脉冲信号或第二脉冲信号；所述加法器的另一个输入端与所述第三逻辑非门的输出端连接，其输出端与所述第九触发器的数据输入端连接；所述第四逻辑与门的两个输入端分别输入所述第一脉冲延时信号和所述第二脉冲延时信号，其输出端与所述第九触发器的清零端连接。

进一步地，本发明双异步信号采样计数装置中，所述计数器根据计数数据，输出用于控制数据采集方向的信号。

根据一种具体的实施方式，本发明双异步信号采样计数装置中，第一至第九触发器均为D触发器。

本发明的双异步信号采样计数装置具有用于数据采集系统中可编程逻辑器件同步采样到系统总处理器输出的两个异步信号而实现采样计数功能的用途。

基于同一发明构思，本发明还提供一种双异步信号采样计数方法，其包括，

通过时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到所述系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到所述系统同步信号的上升沿时，产生第二脉冲信号；并根据所述第二脉冲信号的触发，进行计数；

通过所述时钟信号的控制，分别对所述第一脉冲信号和所述第二脉冲信号进行延时，以补偿所述第一脉冲信号与所述第二脉冲信号之间的相位差，并对应得到第一脉冲延时信号和第二脉冲延时信号；并根据所述第一脉冲延时信号与所述第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

与现有技术相比，本发明的有益效果：

本发明的双异步信号采样计数装置其包括边缘采样单元、相位补偿单元和计数单元，其中，边缘采样单元采用时钟信号分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并产生两个相应的脉冲信号；相位补偿单元在时钟信号的控制下，分别对两个脉冲信号进行延时，以补偿两个脉冲信号之间的相位差，并对应得到两个脉冲延时信号；计数单元根据定位同步信号对应的脉冲信号的触发，进行计数，以及根据两个脉冲延时信号相与后得到的信号的触发，进行计数清零。本发明在应用时，无论是否处于亚稳态，均能得到相应的脉冲信号，而且还补偿脉冲信号之间的相位差，从而保证采样计数的准确性。

本发明的双异步信号采样计数装置应用在采用可编程逻辑器件做数据采集和采用CPU或DSP作为处理器的数据采集系统中时，能够避免由于系统的总处理器输出的异步信号存在不确定的相位差，而导致对可编程逻辑器件的采样计数发生异常，造成数据采集错误的情况。

附图说明

图1为系统同步信号sys_sync和定位同步信号loc_sync的全局时序关系图；

图2为时钟信号、系统同步信号sys_sync和定位同步信号loc_sync的理想时序关系图；

图3为时钟信号、系统同步信号sys_sync和定位同步信号loc_sync的亚稳态时序图；

图4和图5均为时钟信号、系统同步信号sys_sync和定位同步信号loc_sync发生采样计数错误时的时序图；

图6为本发明的结构示意图；

图7为本发明边缘采样单元的结构示意图；

图8为本发明相位补偿单元的结构示意图；

图9为本发明计数单元的结构示意图；

图10为本发明应用在处理器+FPGA架构下的数据采集系统的连接示意图。

具体实施方式

下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

结合图6所示的本发明的结构示意图；本发明双异步信号采样计数装置包括边缘采样单元、相位补偿单元和计算单元。

其中，边缘采样单元根据输入的时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到定位同步信号的上升沿时，产生第二脉冲信号。而且，输入的时钟信号与输入的系统同步信号和定位同步信号异步。即输入的时钟信号与输入的系统同步信号和定位同步信号不属于同一时钟域。

相位补偿单元通过该时钟信号的控制，分别对第一脉冲信号和第二脉冲信号进行延时，以补偿第一脉冲信号与第二脉冲信号之间的相位差，并对应得到第一脉冲延时信号和第二脉冲延时信号。

计数单元根据第二脉冲信号的触发，进行计数，而且，计数单元还根据第一脉冲延时信号与第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

本发明双异步信号采样计数装置由于采用时钟信号对两个异步信号的上升沿进行采样，无论是否处于亚稳态，均能得到相应的脉冲信号，而且还补偿脉冲信号之间的相位差，从而保证采样计数的准确性。

结合图7所示的本发明边缘采样单元的结构示意图；其中，本发明双异步信号采样计数装置中的边缘采样单元包括第一触发器D1、第二触发器D2、第一逻辑非门U1，第一逻辑与门Y1、第三触发器D3、第四触发器D4、第二逻辑非门U2和第二逻辑与门Y2。

其中，第一触发器D1、第二触发器D2、第三触发器D3和第四触发器D4的时钟输入端均输入时钟信号CLK。第一触发器D1的数据输入端输入系统同步信号sys_sync，第一触发器D1的输出端与第一逻辑非门U1的输入端连接。第一逻辑非门U1的输出端与第一逻辑与门Y1的一个输入端连接，第一逻辑与门Y1的另一个输入端输入系统同步信号sys_sync。第一逻辑与门Y1的输出端与第二触发器D2的数据输入端连接，第二触发器D2的输出端输出第一脉冲信号。

第三触发器D3的数据输入端输入定位同步信号loc_sync，第三触发器D3的输出端与第二逻辑非门U2的输入端连接。第二逻辑非门U2的输出端与第二逻辑与门Y2的一个输入端连接，第二逻辑与门Y2的另一个输入端输入定位同步信号loc_sync。第二逻辑与门U2的输出端与第四触发器D4的数据输入端连接，第四触发器D4的输出端输出第二脉冲信号。

结合图8所示的本发明相位补偿单元的结构示意图；其中，本发明双异步信号采样计数装置中的相位补偿单元包括第五触发器D5、第六触发器D6、第一逻辑或门Y3、第七触发器D7、第八触发器D8和第二逻辑或门Y4。

其中，第五触发器D5、第六触发器D6、第七触发器D7和第八触发器D8的时钟输入端均与外部的时钟信号输入端连接，而获取时钟信号CLK。第五触发器D5的数据输入端输入第一脉冲信号，第五触发器D5的输出端分别与第六触发器D6的数据输入端和第一逻辑或门Y3的第一输入端连接；第六触发器D6的输出端与第一逻辑或门Y3的第二输入端连接，第一逻辑或门Y3的第三输入端输入第一脉冲信号，第一逻辑或门Y3的输出端输出第一脉冲延时信号。第七触发器D7的数据输入端输入第二脉冲信号，第七触发器D7的输出端分别与第八触发器D8的数据输入端和第二逻辑或门Y4的第一输入端连接；第八触发器D8的输出端与第二逻辑或门Y4的第二输入端连接，第二逻辑或门Y4的第三输入端输入第一脉冲信号，第二逻辑或门Y4的输出端输出第二脉冲延时信号。

结合图9所示的本发明计数单元的结构示意图；其中，计数单元包括计数器、第九触发器D9、第三逻辑非门U3、第三逻辑与门Y5、第四逻辑与门Y6和加法器。

其中，计数器的计数端分别与第九触发器D9的输出端、第三逻辑非门U3的输入端和加法器的一个输入端连接；第三逻辑与门Y5的一个输入端与第三逻辑非门U3的输出端连接，第三逻辑与门Y5的另一个输入端输入第二脉冲信号，第三逻辑与门Y5的输出端与加法器的另一个输入端连接，加法器的输出端与第九触发器D9的数据输入端连接；第四逻辑与门Y6的两个输入端分别输入第一脉冲延时信号和第二脉冲延时信号，第四逻辑与门Y6的输出端与第九触发器D9的清零端连接。

本发明中双异步信号采样计数装置中，第一至第九触发器均为D触发器。

而且，进一步地，本发明双异步信号采样计数装置中，计数器根据计数数据，输出用于控制数据采集方向的信号。

具体地，结合图10所示的本发明应用在处理器+FPGA架构下的数据采集系统的连接示意图；其中，数据采集系统包括处理器和FPGA，处理器为CPU或者DSP。FPGA需要同步采样到处理器输出的两个异步信号，从而实现处理器对FPGA的采样控制。而且，FPGA的时钟信号输出端分别与本发明双异步信号采样计数装置中的边缘采样单元、相位补偿单元和计算单元连接，为边缘采样单元、相位补偿单元和计算单元提供时钟信号。处理器输出的两个异步信号输入至边缘采样单元，边缘采样单元通过时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到系统同步信号的上升沿时，产生第二脉冲信号；而且，计数单元根据第二脉冲信号的触发，进行计数。

相位补偿单元通过时钟信号的控制，分别对第一脉冲信号和第二脉冲信号进行延时，以补偿第一脉冲信号与第二脉冲信号之间的相位差，并对应得到第一脉冲延时信号和第二脉冲延时信号；计数单元根据第一脉冲延时信号与第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

Claims (8)

1.一种双异步信号采样计数装置，其特征在于，包括：

边缘采样单元，用于根据输入的时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到所述系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到所述定位同步信号的上升沿时，产生第二脉冲信号；其中，所述时钟信号与所述系统同步信号和所述定位同步信号异步；

相位补偿单元，用于根据所述时钟信号的控制，分别对所述第一脉冲信号和所述第二脉冲信号进行延时，以补偿所述第一脉冲信号与所述第二脉冲信号之间的相位差，并对应产生第一脉冲延时信号和第二脉冲延时信号；

计数单元，用于根据所述第二脉冲信号的触发，进行计数，以及根据所述第一脉冲延时信号与所述第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

2.如权利要求1所述的双异步信号采样计数装置，其特征在于，所述边缘采样单元包括第一触发器、第二触发器、第一逻辑非门，第一逻辑与门、第三触发器、第四触发器、第二逻辑非门和第二逻辑与门；其中，

所述第一触发器、所述第二触发器、所述第三触发器和所述第四触发器的时钟输入端均输入所述时钟信号；所述第一触发器的数据输入端输入所述系统同步信号，其输出端与所述第一逻辑非门的输入端连接；所述第一逻辑非门的输出端与所述第一逻辑与门的一个输入端连接，所述第一逻辑与门的另一个输入端输入所述系统同步信号；所述第一逻辑与门的输出端与所述第二触发器的数据输入端连接，所述第二触发器的输出端输出所述第一脉冲信号；所述第三触发器的数据输入端输入所述定位同步信号，其输出端与所述第二逻辑非门的输入端连接；所述第二逻辑非门的输出端与所述第二逻辑与门的一个输入端连接，所述第二逻辑与门的另一个输入端输入所述定位同步信号；所述第二逻辑与门的输出端与所述第四触发器的数据输入端连接，所述第四触发器的输出端输出所述第二脉冲信号。

3.如权利要求2所述的双异步信号采样计数装置，其特征在于，所述相位补偿单元包括第五触发器、第六触发器、第一逻辑或门、第七触发器、第八触发器和第二逻辑或门；其中，

所述第五触发器、所述第六触发器、所述第七触发器和所述第八触发器的时钟输入端均输入所述时钟信号；所述第五触发器的数据输入端输入所述第一脉冲信号，其输出端分别与所述第六触发器的数据输入端和所述第一逻辑或门的第一输入端连接；所述第六触发器的输出端与所述第一逻辑或门的第二输入端连接；所述第一逻辑或门的第三输入端输入所述第一脉冲信号，其输出端输出所述第一脉冲延时信号；所述第七触发器的数据输入端输入所述第二脉冲信号，其输出端分别与所述第八触发器的数据输入端和所述第二逻辑或门的第一输入端连接；所述第八触发器的输出端与所述第二逻辑或门的第二输入端连接；所述第二逻辑或门的第三输入端输入所述第一脉冲信号，其输出端输出所述第二脉冲延时信号。

4.如权利要求3所述的双异步信号采样计数装置，其特征在于，所述计数单元包括计数器、第九触发器、第三逻辑非门、第三逻辑与门、第四逻辑与门和加法器；其中，

所述计数器的计数端分别与所述第九触发器的输出端、所述第三逻辑非门的输入端和所述加法器的一个输入端连接；所述第三逻辑与门的一个输入端与第三逻辑非门的输出端连接，其另一个输入端输入所述第一脉冲信号或第二脉冲信号；所述加法器的另一个输入端与所述第三逻辑非门的输出端连接，其输出端与所述第九触发器的数据输入端连接；所述第四逻辑与门的两个输入端分别输入所述第一脉冲延时信号和所述第二脉冲延时信号，其输出端与所述第九触发器的清零端连接。

5.如权利要求4所述的双异步信号采样计数装置，其特征在于，所述计数器根据计数数据，输出用于控制数据采集方向的信号。

6.如权利要求2～5之一所述的双异步信号采样计数装置，其特征在于，第一至第九触发器均为D触发器。

7.如权利要求1～5之一所述的双异步信号采样计数装置用于数据采集系统中可编程逻辑器件同步采样到系统总处理器输出的两个异步信号而实现采样计数功能的用途。

8.一种双异步信号采样计数方法，其特征在于，包括，

通过时钟信号的控制，分别对输入的系统同步信号和定位同步信号的上升沿进行采样，并在采样到所述系统同步信号的上升沿时，产生第一脉冲信号，以及在采样到所述系统同步信号的上升沿时，产生第二脉冲信号；并根据所述第二脉冲信号的触发，进行计数；

通过所述时钟信号的控制，分别对所述第一脉冲信号和所述第二脉冲信号进行延时，以补偿所述第一脉冲信号与所述第二脉冲信号之间的相位差，并对应得到第一脉冲延时信号和第二脉冲延时信号；并根据所述第一脉冲延时信号与所述第二脉冲延时信号相与后得到的信号的触发，进行计数清零。

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