CN204480670U - 一种延迟计数器 - Google Patents
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Abstract
本实用新型涉及一种延迟计数器，包括输入计数器、输出计数器、FOFO以及同步电路，内部时钟信号clk_rcv同时输入输入计数器和输出计数器，所述输入计数器对内部时钟信号clk_rcv进行计数，输出输入指针；输出计数器对内部时钟信号clk_rcv进行计数，输出输出指针。本实用新型解决了现有的延迟计数器需要DLL延迟电路一直工作，导致DRAM功耗高的技术问题，本实用新型提供一种延迟计数器，用来减少DRAM在没有读命令时候的功耗。
Description
技术领域
本实用新型涉及半导体DRAM存储器设计领域，具体涉及一种延迟计数器及计数方法。
背景技术
计算机以及各种电子设备广泛的应用于现代生活的各个方面，对内存产品(DRAM存储器)需求越来越大。人们对速度要求越来越快，存储器的功耗就越来越大。基于FIFO架构设计的延迟计数器需要两个异步的时钟分别产生计数器FIFO的输入指针和输出指针。
图1中：
外部时钟信号clk经过δ0延迟(RCV延迟电路)产生内部时钟信号clk_rcv；
内部时钟信号clk_rcv经过δdll延迟(DLL延迟电路)产生延迟时钟信号clk_dll；延迟时钟信号clk_dll比外部时钟信号clk提前相位δ1(输出延迟):δ0+δdll+δ1＝N*Tck(时钟周期)；
模拟时钟信号clk_fb是延迟时钟信号clk_dll模拟RCV延迟(δ0)和输出延迟(δ1)产生的内部时钟：δfb＝δ0+δ1。所以模拟时钟信号clk_fb和内部时钟信号clk_rcv相位完全相同；
模拟时钟信号clk_fb产生输入指针(input point)采样内部读指令；
延迟时钟信号clk_dll产生输出指针(output point)输出clk_dll时钟域的读指令；
上述基于FIFO架构的延迟计数器工作的前提是需要输入指针和输出指针一直持续，这就需要模拟时钟信号clk_fb和延迟时钟信号clk_dll一直持续，为了保证上述两个时钟则需要DLL延迟电路一直工作。即使DRAM存储器很长时间没有读命令出现也需要DLL延迟电路持续工作，这样就极大地浪费了DRAM的功耗。
发明内容
为了解决现有的延迟计数器需要DLL延迟电路一直工作，导致DRAM功耗高的技术问题，本实用新型提供一种延迟计数器，用来减少DRAM在没有读命令时候的功耗。
本实用新型的技术解决方案：
一种延迟计数器，包括输入计数器、输出计数器、FOFO以及同步电路，其特殊之处在于：内部时钟信号clk_rcv同时输入输入计数器和输出计数器，所述输入计数器对内部时钟信号clk_rcv进行计数，输出输入指针；
所述输出计数器对内部时钟信号clk_rcv进行计数，输出输出指针。
还包括DLL延迟电路，所述DLL延迟电路对内部时钟信号clk_rcv进行延迟处理得到信号clk_dll，并发送给同步电路。
本实用新型所具有的优点：
本实用新型的内部时钟信号clk_rcv同时输入输入计数器和输出计数器，输入计数器对内部时钟信号clk_rcv进行计数，输出输入指针；输出计数器对内部时钟信号clk_rcv进行计数，输出输出指针，用来减少DRAM在没有读命令时候的功耗。
附图说明
图1为基于FIFO架构的延迟计数器基本示意图；
图2为本实用新型延迟计数器工作示意图；
图3为实施例1的示意图；
图4为实施例2的示意图；
图5为实施例3的示意图；
图6为本实用新型延迟计数器的结构示意图。
具体实施方式
如图2所示，内部时钟信号clk_rcv同时输入输入计数器和输出计数器，所述输入计数器对内部时钟信号clk_rcv进行计数，输出输入指针；
输出计数器对内部时钟信号clk_rcv进行计数，输出输出指针。
输入指针和输出指针都是由内部时钟信号clk_rcv产生，计数关系和图1保持不变。
这样在延迟计数器中就不需要clk_dll和clk_fb的参与，在非读指令时可以关闭DLL延迟电路从而极大的减小DRAM的耗电。
但是同样如果有读指令则延迟计数器的输出就在clk_rcv时钟域。则在读指令时，需要内部时钟信号clk_dll对延迟计数器的输出进行同步，上述两个时钟为不同时钟域，通过调整产生输出指针的时钟沿来满足同步需要的建立时间和保持时间。
在DLL延迟电路锁定之后，利用clk_dll和clk_dll的一个延迟时钟(延迟小于0.5*Tck)采样clk_rcv。由于δdll<Tck，所以会出现下列3种情况。
情况1：
clk_dll_delay采样为0，clk_dll采样结果为任意值，如图3：
这种情况下，0.5*Tck<δdll+Tdelay<Tck
0.5*Tck-Tdelay<δdll<Tck-Tdelay
所以当检测到情况1，延迟计数器的输出指针由clk_rcv的上升沿产生，其输出信号被clk_dll同步建立时间为：
0.5*Tck-Tdelay<Tsetup＝δdll<Tck-Tdelay。
情况2：
clk_dll_delay采样为1，clk_dll采样结果为1，如图4：
这种情况下，0<δdll；δdll+Tdelay<0.5*Tck
0<δdll<0.5*Tck-Tdelay
所以当检测到情况2，延迟计数器的输出指针由clk_rcv的下降沿产生，其输出信号被clk_dll同步建立时间为：
0.5*Tck<Tsetup＝δdll+0.5*Tck<Tck-Tdelay。
情况3：clk_dll_delay采样为0，clk_dll采样结果为1，如图5，
这种情况下，0.5*Tck<δdll<Tck；δdll+Tdelay>Tck
Tck-Tdelay<δdll<Tck
所以当检测到情况3，延迟计数器的输出指针由clk_rcv的下降沿产生,并将输入指针加1或者输出指针减1，其输出信号被clk_dll同步建立时间为：
0.5*Tck-Tdelay<Tsetup＝δdll-0.5*Tck<0.5*Tck
Claims (2)
1.一种延迟计数器，包括输入计数器、输出计数器、FOFO以及同步电路，其特征在于：内部时钟信号clk_rcv同时输入输入计数器和输出计数器，所述输入计数器对内部时钟信号clk_rcv进行计数，输出输入指针；
所述输出计数器对内部时钟信号clk_rcv进行计数，输出输出指针。
2.根据权利要求1所述的延迟计数器，其特征在于：还包括DLL延迟电路，所述DLL延迟电路对内部时钟信号clk_rcv进行延迟处理得到信号clk_dll，并发送给同步电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201520069984.9U CN204480670U (zh) | 2015-01-30 | 2015-01-30 | 一种延迟计数器 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201520069984.9U CN204480670U (zh) | 2015-01-30 | 2015-01-30 | 一种延迟计数器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN204480670U true CN204480670U (zh) | 2015-07-15 |
Family
ID=53636448
Family Applications (1)
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| CN201520069984.9U Active CN204480670U (zh) | 2015-01-30 | 2015-01-30 | 一种延迟计数器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN204480670U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104637525A (zh) * | 2015-01-30 | 2015-05-20 | 西安华芯半导体有限公司 | 一种延迟计数器 |
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2015
- 2015-01-30 CN CN201520069984.9U patent/CN204480670U/zh active Active
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