JP2006024656A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006024656A
JP2006024656A JP2004199948A JP2004199948A JP2006024656A JP 2006024656 A JP2006024656 A JP 2006024656A JP 2004199948 A JP2004199948 A JP 2004199948A JP 2004199948 A JP2004199948 A JP 2004199948A JP 2006024656 A JP2006024656 A JP 2006024656A
Authority
JP
Japan
Prior art keywords
semiconductor chip
semiconductor device
electrode
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004199948A
Other languages
English (en)
Inventor
Kazuhiko Matsumura
和彦 松村
Takayuki Yoshida
隆幸 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2004199948A priority Critical patent/JP2006024656A/ja
Publication of JP2006024656A publication Critical patent/JP2006024656A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体チップの絶縁膜にLow−kなどの脆い材料を用いてもクラックや剥離が生じない半導体装置およびその製造方法を提供する。
【解決手段】電極パターン6が形成された基板5などの被搭載体の上に半導体チップ1が搭載された半導体装置を、半導体チップ1がその電極面に背反する背面において凹状の支持フレーム10の内底面に固定され、支持フレーム10の端部が基板5の電極面に固定されることで、半導体チップ1のAl電極2上に形成されたはんだバンプ4と、対応する電極パターン6とが所定の間隙にて対向配置され、これら対向配置されたはんだバンプ4と電極パターン6とが、前記間隙に配置された変形容易な導電性樹脂11により電気的に接続された構造とする。半導体チップ1が宙吊りになった状態で、はんだバンプ4と電極パターン6とを導電性樹脂11によって電気的に接続させるので、この接続部分に基板5等の熱膨張・収縮で発生する応力は導電性樹脂11の変形により緩和され、バンプ周辺部への応力集中がなくなり、半導体チップ1の絶縁膜1aの応力破壊を防止できる。
【選択図】 図1

Description

本発明は、半導体チップを配線基板などに搭載した半導体装置およびその製造方法に関し、特に、基板等の熱膨張・収縮による接続部分およびその周辺部分のダメージを低減する方法に関する。
近年、半導体チップの高速・高機能化の要求により、半導体チップに使用する材料の開発が進んでおり、たとえば90nm以下の微細配線ルールのプロセスにおける絶縁膜材料として、高誘電材料であるLow-k材料の開発、使用が進んでいる。一方、LSIの小型・高密度化の要求により、半導体チップの外部接続用端子の多ピン化が進んでおり、多ピンの接続を実現する方法として、外部接続用端子上にバンプを形成し、バンプを介してパッケージ用配線基板や電子機器の配線基板等に接続するフリップ・チップ接続(実装)技術が多用されるようになっている。これは、通常のワイヤボンド接続は、半導体チップの周辺部にのみ接続用電極を形成して接続するのに対し、フリップ・チップ接続は半導体チップの全面にエリア状に接続用電極を形成しても接続できるからである。
フリップ・チップ接続を採用した従来の半導体装置を図11に示す。半導体チップ1のAl電極2上にUBM(アンダー・バリア・メタル)3が形成され、UBM3上にはんだバンプ4が形成されていて、はんだバンプ4を介して、半導体チップ1のAl電極2と基板5の電極パターン6とが接続されている。半導体チップ1と基板5との間隙には、はんだバンプ4による接続の信頼性を向上させる目的で、アンダーフィル樹脂7が充填されている。
この半導体装置の製造方法を図12を参照しながら説明する。
まず、図12(a)に示すように、半導体チップ1のAl電極2上にUBM3を形成し、その上に印刷法によりはんだペーストを印刷し、印刷したはんだペーストをリフローしてはんだバンプ4を形成する。UBM3の形成は、Al電極2と絶縁膜1aとを表面に形成した半導体チップ1の全面にスパッタ蒸着によりUBM膜を形成し、その上にレジストを形成しパターニングし、このレジストをマスクとしてUBM膜をウエットエッチングした後、レジストを除去することによる。
次に、図12(b)に示すように、半導体チップ1をコレット8で吸着して基板5の電極パターン6に対して位置合わせし、その後にはんだバンプ4と電極パターン6とを接触させる。電極パターン6には、はんだバンプ4との濡れ性をよくするために予めフラックスを塗布しておく。そして、図12(c)に示すように、はんだバンプ4をリフローさせて電極パターン6と接続させる。
次に、図12(d)に示すように、半導体チップ1と基板5との間隙にシリンジ9よりアンダーフィル樹脂7を充填し、充填したアンダーフィル樹脂7を熱硬化させて、図12(e)に示すような、アンダーフィル樹脂7によって半導体チップ1と基板5とが固定された半導体装置を得る。
特公平7−50759号公報 特公平7−73110号公報
しかし、上述したようにフリップ・チップ接続方式で半導体装置を構成する場合に、半導体チップ1の絶縁膜1aにLow−kを用いると、Low−kは非常に脆い材料であるため、図13に示すように、アンダーフィル樹脂7や基板5の熱膨張・収縮で生じる応力によってクラックや剥離が発生する。特に半導体チップ1のAl電極2、UBM3、およびその周辺部分は、はんだバンプ4を介して基板5と接続している部分であるため応力が集中しやすく、Low−kの絶縁膜1aに膜にクラックが発生してしまう。
本発明は上記問題を解決するもので、半導体チップの絶縁膜にLow−kなどの脆い材料を用いてもクラックや剥離が生じない半導体装置およびその製造方法を提供することを目的とする。
上記課題を解決するために本発明は、半導体チップを単にバンプを介して配線基板などの被搭載体の電極パターンに接続するのでなく、半導体チップを凹状のフレームに固定し、そのフレームを被搭載体に固定することにより、半導体チップと被搭載体の相対応するバンプと電極パターンとの間に所定の間隙を形成し、半導体チップが宙吊りになった状態で、バンプと電極パターンとの間隙に配する変形しやすい導電性材料によって電気的に接続させるもので、この接続部分に基板等の熱膨張・収縮で発生する応力が導電性材料の変形により緩和され、バンプ周辺部への応力集中がなくなり、半導体チップに形成された絶縁膜の応力による破壊を防止できる。
すなわち本発明の半導体装置は、第1の半導体チップが配線基板または第2の半導体チップである被搭載体の上に搭載された半導体装置であって、相対応する電極が形成された第1の半導体チップと被搭載体との内の一方がその電極面に背反する背面において凹状のフレームの内底面に固定され、前記フレームの端部が前記半導体チップと被搭載体との内の他方の電極面に固定されることで、前記第1の半導体チップあるいは被搭載体の電極上に形成されたバンプと、バンプが形成されていない対応する電極とが所定の間隙にて対向配置され、これら対向配置されたバンプと電極とが前記間隙に配置された変形容易な導電体により電気的に接続されたことを特徴とする。
導電体は、低融点金属、弾性変形構造を有するもの、微細粒子の凝集物、導電性樹脂で形成されたバンプあるいは異方性導電シートなどを使用できる。
凹状のフレームとしてリードフレームを使用してもよい。
第1の半導体チップと凹状のフレームと被搭載体とにより形成された空間にゲル状樹脂が充填された構造としてもよい。
第1の半導体チップに背反する凹状のフレームの外面に放熱フィンが装着された構造としてもよい。
また本発明の半導体装置の製造方法は、上記した半導体装置を製造する際に、相対応する電極が形成された第1の半導体チップと配線基板または第2の半導体チップである被搭載体との内の一方を、電極面に背反する背面において凹状のフレームの内底面に固定する工程と、バンプが形成されていない前記第1の半導体チップあるいは被搭載体の電極の上に変形容易な導電体を設ける工程と、前記第1の半導体チップと被搭載体とを位置合わせし、前記フレームの端部を前記半導体チップと被搭載体との内の他方の電極面に固定するとともに、対向配置されたバンプと電極とを前記導電体により電気的に接続する工程とを行うことを特徴とする。
第1の半導体チップと被搭載体とフレームとにより形成される空間にゲル状樹脂を充填する工程をさらに行うのが好ましい。
本発明の半導体装置およびその製造方法は、半導体チップを凹状のフレームに固定し、そのフレームを被搭載体に固定することにより、半導体チップと被搭載体の相対応するバンプと電極パターンとの間に所定の間隙を形成し、その状態でバンプと電極パターンとを変形しやすい導電性材料で電気的に接続するようにしたため、基板等の熱膨張・収縮による応力が発生しても導電性材料の変形により緩和し、バンプ周辺部への応力集中をなくすことができ、半導体チップの絶縁膜にLow−k材料を用いた場合もその破壊を防止することができる。半導体チップをフレームに固定したことで放熱性も向上する。よって、信頼性を向上させることができる。
以下、本発明の実施の形態を、図面を参照しながら説明する。
(第1実施形態)
図1は、本発明の第1実施形態の半導体装置の断面図である。
半導体チップ1は電極面を下にして基板5上に搭載されている。半導体チップ1の電極面には、複数のAl電極2が絶縁膜1aで分離して形成され、各Al電極2上にUBM(アンダー・バリア・メタル)3が形成され、UBM3上にはんだバンプ4が形成されている。基板5上には電極パターン6が形成されている。
この半導体装置が従来のものと異なるのは、半導体チップ1がその電極面に背反する背面において凹状(側面に開口部を有する有底四角筒形)の支持フレーム10の内底面に固定され、この支持フレーム10の端部が基板5の電極面に固定されることで、半導体チップ1のはんだバンプ4(以下、単にバンプ4と言う)と基板5の電極パターン6とが所定の間隙で対向配置されていて、これら対向配置されたバンプ4と電極パターン6とがその間隙に配置された導電性樹脂11により電気的に接続されている点、および、半導体チップ1と支持フレーム10と基板5とにより形成される空間にゲル状樹脂12が充填されている点である。支持フレーム10は、Cu,Ni,Fe,Au,Ag,Cu系合金,Ni系合金およびFe系合金などで構成され、導電性樹脂11としてはAg粒子入り熱可塑性樹脂など、ゲル状樹脂12としてはシリコン樹脂、エポキシ樹脂、アクリル樹脂などが用いられる。
バンプ4と電極パターン6とを上記した接続構造としたことで、基板5等の熱膨張・収縮による応力が発生しても導電性樹脂11の変形により緩和し、バンプ4周辺部への応力集中をなくして、絶縁膜1aにLow−k材料を用いた場合も応力破壊を防止することができ、また半導体チップ1を支持フレーム10に固定したことで放熱性も向上するため、信頼性を向上させることができる。さらに、ゲル状樹脂12をアンダーフィル樹脂として配置しているため、落下等による衝撃荷重に対する信頼性や湿度によるバンプ4の材料のマイグレーションを防止できる。
上記した半導体装置の製造方法を図2を参照しながら説明する。
図2(a)に示すように、半導体チップ1のAl電極2上に前記と同様にしてUBM3を形成し、その上に印刷法によりはんだペーストを印刷し、印刷したはんだペーストをリフローしてバンプ4を形成する。この半導体チップ1を、図2(b)に示すように、支持フレーム10の内底面に接着層26を介して固定する。
一方で、図2(c)に示すように、基板5の電極パターン6上に導電性樹脂11を印刷する。導電性樹脂11は印刷でなく滴下により形成してもよい。導電性樹脂11の厚さは5um以上あればよい。
次に、図2(d)に示すように、支持フレーム10をコレット8で吸着して半導体チップ1を基板5の電極パターン6に対して位置合わせし、その後に、バンプ4と導電性樹脂11とを接触させて導通をとるとともに、基板5(あるいは支持フレーム10)の接着部位に予め塗布した接着剤23で支持フレーム10と基板5とを互いに固定する。
接着剤23の硬化後に、図2(e)に示すように、半導体チップ1と支持フレーム10と基板5により形成された空間にシリンジ9を用いてゲル状樹脂12を充填し、図2(f)に示すような完成品を得る。
(第2実施形態)
図3(a)は、本発明の第2実施形態の半導体装置の断面図である。
この半導体装置が第1実施形態のものと異なるのは、用いた支持フレーム13の形状である。この支持フレーム13は、図3(b)に上面図を示すように、半導体チップ1のパッケージングに一般に用いられているリードフレームと同様に半導体チップ1の四隅を支える構造であるが、半導体チップ1をボンディングする矩形エリアが周縁部より下げられて、周縁部がU型の折り曲げ構造とされることで、変形に対する強度が増加されている。
基板5に対する電気的接続は意図しないので、矩形エリアから外方へ延びた脚部(リードに相応する部分)は先端が互いに繋がったままである。
この半導体装置でも、支持フレーム13の存在によって、第1実施形態と同様の効果が得られる。支持フレーム13と半導体チップ1と基板5とで形成される空間にゲル状樹脂を充填してもよい。以下の実施形態でも同様である。
(第3実施形態)
図4は、本発明の第3実施形態の半導体装置の断面図である。
この半導体装置が第1実施形態のものと異なるのは、2個の半導体チップ1,25を矩形の支持基板14の表裏面にボンディングして基板5上に設置する構造の半導体装置において、支持基板14を支持するピン15を適宜に選択することにより、支持基板14,ピン15に支持フレームとしての機能を担わせた点である。支持フレームの外側に配置される半導体チップ25は、ワイヤ16により基板5上の電極パターン6に接続されている。
この構造に代えて、単に支持基板14とピン15とで支持フレームを組み立て、その支持フレームの片面にのみ半導体チップ1を配置するようにしてもよい。
図5および図6はそれぞれ、第1実施形態の半導体装置の変形例である。
図5に示す半導体装置が第1実施形態のものと異なるのは、支持フレーム10上に放熱フィン17を装着した点であり、これにより放熱性を向上させることができる。
図6(a)〜(e)に示す半導体装置は、第1実施形態における導電性樹脂11を変更している。
図6(a)は、低融点金属18を用いている。低融点金属18としてはInやGaなどが使用される。
図6(b)は、導電性微細粒子19を用いている。導電性微細粒子19は磁性あるいは非磁性の材料であってよく、磁気や樹脂などで凝集されて使用される。たとえば、Sn,Ag,Au,Ni,Cu,Mo,W,Fe,Sn合金,Ni合金,Cu合金などの金属粒子を互いに接触させて塊状とし、その形状を保持するためにフラックス、アクリル、エポキシ、ゴム系樹脂などでコーティングして用いることができる。また磁性材料の場合、電極パターン6上に磁性体膜を設け、その上に磁性体粉末を塊状に磁気吸着させて用いることができる。
図6(c)は、柔軟な樹脂を主成分とする導電性樹脂バンプ20を用いている。たとえば、表面にAuめっきを施した樹脂バンプ(ゴム系,アクリル系,エポキシ系樹脂)を電極パターン6上にUBMを介して設ける。
図6(d)は、導電性材料からなる弾性体、ここでは導電性スプリング21を用いている。
図6(e)は、異方性導電シートを用いている。
(第4実施形態)
図7は、本発明の第4実施形態の半導体装置の断面図である。
この半導体装置は、第1実施形態のものと異なって、半導体チップ1が基板5に貼り付けられ、配線基板24がリードフレーム13aに接続され、リードフレーム13aが基板5(その上の電極パターン6)と固定されることで、配線基板24の電極パターン6と半導体チップ1のバンプ4とが所定の間隙をもって対向配置され、電極パターン6上に予め塗布された導電性樹脂11により電気的に接続されている。
この半導体装置の製造方法を図8を参照しながら説明する。
図8(a)に示すように、半導体チップ1のAl電極2上に前記と同様にしてUBM3を形成し、その上に印刷法によりはんだペーストを印刷し、印刷したはんだペーストをリフローしてバンプ4を形成する。この半導体チップ1を、図8(b)に示すように、はんだバンプ4に背反する背面において基板5に固定する。
一方で、図8(c)に示すように、配線基板24の背面にリードフレーム13aを固定し、配線基板24の電極パターン6上に導電性樹脂11を印刷する。導電性樹脂11は印刷に代えて滴下により形成してもよい。導電性樹脂11の厚さは5um以上あればよい。
次に、図8(d)に示すように、配線基板24をコレット8で吸着して半導体チップ1に対して位置合わせし、その後に、図8(e)に示すように、導電性樹脂11とバンプ4、および、リードフレーム13aと基板5の電極パターン6をそれぞれ接触させ、リフローさせて、電気的に接続させる。
最後に、半導体チップ1と基板5とリードフレーム13aと配線基板24とにより形成された空間に、図示しないシリンジよりゲル状樹脂12を充填して、図8(f)に示すような完成品を得る。
この構造に代えて、配線基板24の電極パターン6上にバンプ4を形成し、半導体チップのUBM3上に導電性樹脂11を配置してもよい。ゲル状樹脂12は必ずしも充填しなくてもよい。
(第5実施形態)
図9は、本発明の第5実施形態の半導体装置の断面図である。
この半導体装置は、半導体チップ1が基板5に貼り付けられ、リードフレーム13aに導電性樹脂11が塗布されていて、リードフレーム13aと基板5(その電極パターン6)とが接続されることで、リードフレーム13aと半導体チップ1のバンプ4とが所定の間隙をもって対向し、導電性樹脂11により電気的に接続される点である。リードフレーム13aは、導電性樹脂11の塗布領域を互いに分離する開口部を有している。
(第6実施形態)
図10は、本発明の第6実施形態の半導体装置の断面図である。
この半導体装置は、第1の半導体チップ1が基板5に貼り付けられ、第2の半導体チップ25が配線基板24上にボンディングされ、配線基板24がピン15により基板5上に支持されることで、第1の半導体チップ1の上方に第2の半導体チップ25が配置された多段構造の半導体装置において、支持基板24,ピン15に支持フレームとしての機能を担わせた点である。支持フレームの外側に配置される半導体チップ25は、ワイヤ16により基板5の電極パターン6に接続されている。
本発明の半導体装置およびその製造方法は、Low−k膜のような脆い絶縁膜を形成した半導体チップを用いる場合に、前記絶縁膜に生じるクラックや剥離を防止する技術として有用であり、携帯電話等の移動体通信機器、車載用機器、デジタルビデオカメラ、DVDレコーダー、ハイビジョンテレビ、PDP等の映像・音響機器、コンピュータ、ネットワークルータ等の機器に適用できる。
本発明の第1実施形態の半導体装置の断面図 図1の半導体装置の製造方法を説明する工程断面図 本発明の第2実施形態の半導体装置の断面図 本発明の第3実施形態の半導体装置の断面図 図1の半導体装置の変形例 図1の半導体装置の他の変形例 本発明の第4実施形態の半導体装置の断面図 図7の半導体装置の製造方法を説明する工程断面図 本発明の第5実施形態の半導体装置の断面図 本発明の第6実施形態の半導体装置の断面図 従来の半導体装置の断面図 図11の半導体装置の製造方法を説明する工程断面図 図11の半導体装置における不良発生を示す断面図
符号の説明
1 半導体チップ
1a 絶縁膜
2 Al電極
4 はんだバンプ
5 基板
6 電極パターン
10 支持フレーム
11 導電性樹脂
12 ゲル状樹脂
13a リードフレーム
14 支持基板
15 ピン
17 放熱フィン
18 低融点金属
19 導電性微細粒子
20 導電性樹脂バンプ
21 導電性スプリング
22 異方性導電シート
24 配線基板

Claims (10)

  1. 第1の半導体チップが配線基板または第2の半導体チップである被搭載体の上に搭載された半導体装置であって、
    相対応する電極が形成された第1の半導体チップと被搭載体との内の一方がその電極面に背反する背面において凹状のフレームの内底面に固定され、前記フレームの端部が前記半導体チップと被搭載体との内の他方の電極面に固定されることで、前記第1の半導体チップあるいは被搭載体の電極上に形成されたバンプと、バンプが形成されていない対応する電極とが所定の間隙にて対向配置され、これら対向配置されたバンプと電極とが前記間隙に配置された変形容易な導電体により電気的に接続された半導体装置。
  2. 導電体が低融点金属である請求項1記載の半導体装置。
  3. 導電体が弾性変形構造を有する請求項1記載の半導体装置。
  4. 導電体が微細粒子の凝集物である請求項1記載の半導体装置。
  5. 導電体が導電性樹脂で形成されたバンプあるいは異方性導電シートである請求項1記載の半導体装置。
  6. 凹状のフレームがリードフレームである請求項1記載の半導体装置。
  7. 第1の半導体チップと凹状のフレームと被搭載体とにより形成された空間にゲル状樹脂が充填された請求項1記載の半導体装置。
  8. 第1の半導体チップに背反する凹状のフレームの外面に放熱フィンが装着された請求項1記載の半導体装置。
  9. 請求項1記載の半導体装置の製造方法であって、
    相対応する電極が形成された第1の半導体チップと配線基板または第2の半導体チップである被搭載体との内の一方を、電極面に背反する背面において凹状のフレームの内底面に固定する工程と、
    バンプが形成されていない前記第1の半導体チップあるいは被搭載体の電極の上に変形容易な導電体を設ける工程と、
    前記第1の半導体チップと被搭載体とを位置合わせし、前記フレームの端部を前記半導体チップと被搭載体との内の他方の電極面に固定するとともに、対向配置されたバンプと電極とを前記導電体により電気的に接続する工程と
    を有する半導体装置の製造方法。
  10. 第1の半導体チップと被搭載体とフレームとにより形成される空間にゲル状樹脂を充填する工程をさらに有する請求項9記載の半導体装置の製造方法。
JP2004199948A 2004-07-07 2004-07-07 半導体装置およびその製造方法 Pending JP2006024656A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004199948A JP2006024656A (ja) 2004-07-07 2004-07-07 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004199948A JP2006024656A (ja) 2004-07-07 2004-07-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006024656A true JP2006024656A (ja) 2006-01-26

Family

ID=35797734

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004199948A Pending JP2006024656A (ja) 2004-07-07 2004-07-07 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2006024656A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060889A (ja) * 2009-09-08 2011-03-24 Tokai Rika Co Ltd 電子部品付きパッケージ
JP2018152454A (ja) * 2017-03-13 2018-09-27 株式会社リコー 光源デバイス及び光源装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060889A (ja) * 2009-09-08 2011-03-24 Tokai Rika Co Ltd 電子部品付きパッケージ
JP2018152454A (ja) * 2017-03-13 2018-09-27 株式会社リコー 光源デバイス及び光源装置

Similar Documents

Publication Publication Date Title
JP3967133B2 (ja) 半導体装置及び電子機器の製造方法
JP4058642B2 (ja) 半導体装置
US7420814B2 (en) Package stack and manufacturing method thereof
JP3947750B2 (ja) 半導体装置の製造方法及び半導体装置
JP2004253738A (ja) パッケージ基板及びフリップチップ型半導体装置
JP2007142097A (ja) 半導体装置
JP2009105301A (ja) 半導体パッケージ及びその製造方法、半導体パッケージを備える半導体装置
JP2010528472A (ja) 熱性能の向上のためにフタをはんだ付けされた集積回路パッケージ
KR102561718B1 (ko) 인터포저 지지 구조 메커니즘을 갖는 집적 회로 패키징 시스템 및 그 제조 방법
TW200910560A (en) Packaging substrate structure with capacitor embedded therein and method for fabricating the same
WO2006100738A1 (ja) 半導体装置及びその製造方法
TWI380419B (en) Integrated circuit package and the method for fabricating thereof
TW201232731A (en) Ball grid array semiconductor package and method of manufacturing the same
JP2006024656A (ja) 半導体装置およびその製造方法
JP5267540B2 (ja) 半導体装置
JP4137981B2 (ja) 半導体装置の製造方法
JP2009129960A (ja) 半導体装置およびその製造方法
JP2007180122A (ja) 回路装置
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP5140961B2 (ja) 半導体素子及びその製造方法、並びに半導体装置及びその製造方法
TWI541952B (zh) 半導體封裝件及其製法
JP3770321B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
JP2009010437A (ja) 半導体装置及びその製造方法
KR100503277B1 (ko) 플립칩 패키지 형성 방법