JP2006020118A

JP2006020118A - ２４コマ信号検出回路

Info

Publication number: JP2006020118A
Application number: JP2004196513A
Authority: JP
Inventors: Yasushi Ito; 靖伊藤; Seiji Matsunaga; 誠司松永; Junichi Onodera; 純一小野寺
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 2004-07-02
Filing date: 2004-07-02
Publication date: 2006-01-19

Abstract

【課題】６０コマのインタレース信号に含まれている２４コマソースの検出／非検出を高速化する。
【解決手段】６０コマのインタレース信号に２４コマソースが含まれているとき、連続する５フィールド当り１回だけ「１」を示し４回「０」を示すフィールド間差分判定値Ｃを出力するフィールド相関検出回路１０と、該フィールド相関検出回路１０で得られるフィールド間差分判定値Ｃを連続する５フィールド分だけ加算し、該加算信号が「１」を示すとき２４コマ検出信号Ｄを出力する２４コマ検出回路２０と、２４コマ検出信号Ｄの「１」の加算値から２４コマ検出信号Ｄの「０」に所定の重みをつけた値の加算値を減算してその値が所定値を超えるとき２４コマ判定信号Ｅを「１」にする積分判定回路４０と、映像のシーンが変化したとき２４コマ判定信号Ｅを「０」にするシーン切替検出回路３０とを設けた。
【選択図】図３

Description

本発明は、ＮＴＳＣ、４８０Ｉ、１０８０Ｉなどの６０コマのインタレース（以下、「６０コマのインタレース」と呼ぶ）方式の映像信号中から毎秒２４コマのフィルム映像を元に作成された映像信号（２４コマソースの映像信号）を検出する２４コマ信号検出回路に関するものである。

毎秒２４コマのフィルム映像を６０コマのインタレース方式に変換する場合、１つのコマを奇数フィールド用、偶数フィールド用として２回読み出し、次の１つのコマを奇数フィールド用、偶数フィールド用、奇数フィールド用として３回読み出し、これを繰り返すこと（２-３プルダウン処理）で行われる。

一方、プラズマディスプレイ装置（ＰＤＰ装置）では順次走査（プログレッシブ）が行われるので、６０コマのインタレース方式の映像をＰＤＰ装置で表示させる場合は、６０コマのインタレース方式の毎秒６０コマのフィールド信号を毎秒６０コマのフレーム信号に変換する順次走査変換が必要となる。

この順次走査変換では、毎秒６０コマのフィールド信号を倍速変換して前後の２つのフィールドの画像を１/６０秒で重ね合わせることにより、毎秒６０コマのフレーム信号を得ることができる。そして、その重ね合わせを同じコマから生成された奇数フィールドと偶数フィールドで行うと、原画と同等な画質の順次走査の信号に変換できる。

このため、２４コマソースの映像信号と通常の映像信号を含む６０コマのインタレース方式のフィールド信号を順次走査のフレーム信号に変換する順次走査変換装置では、現在のフィールド信号が２４コマソースの映像信号か否かを検出する必要がある。

従来では、このための２４コマ検出を、現フィールドの各画素と１フィールド前の各画素における輝度差分の総数（第１のフィールド間差分値Ａ）の大小で判断した場合、図１に示すように、「・・・大小大小小大・・・」のパターンが現れるので、このようなパターンの検出によって行っていた。このようなパターン検出による手法として、例えば、特許文献１、２、３に記載がある。
特開平７−０９９６０３号公報特開平８−２３７６９４号公報特開２００２−２４７５２９号公報

しかし、上記したパターンは５フィールド毎に１回現れるので、従来では、２４コマソースの映像信号の検出あるいはその非検出に、毎回５フィールドの時間が必要であり、迅速な検出が難しく、２４コマソースの映像信号から通常の映像信号に変化した直後では、誤検出のため例えば順次走査変換後の画像に「すだれ」の映像が現れる場合がある。

本発明の目的は、２４コマソースの映像信号を高速に検出／非検出でき、また必要に応じてノイズ耐性を高めることができるようにした２４コマ信号検出回路を提供することである。

請求項１にかかる発明の２４コマ信号検出回路は、６０コマのインタレース信号に２４コマソースが含まれているとき連続する５フィールド当り１回だけフィールド間差分値信号に特有な値を示すフィールド相関検出回路と、該フィールド相関検出回路で得られる前記フィールド間差分信号を連続する５フィールド分だけ加算し、該加算信号の中に前記特有な値を示すフィールド間差分値信号が含まれているとき２４コマ検出信号を出力し、そうでないとき２４コマ非検出信号を出力する２４コマ検出回路と、を有することを特徴とする。

請求項２にかかる発明は、請求項１に記載の２４コマ信号検出回路において、前記２４コマ検出回路の後段に、前記２４コマ検出信号の加算値から前記２４コマ非検出信号に所定の重みをつけた値の加算値を減算する積分回路を設けたことを特徴とする。

請求項３にかかる発明は、請求項２に記載の２４コマ信号検出回路において、前記積分回路の後段に、前記加算値が所定値を超えるとき２４コマ判定信号を出力する比較器を設けたことを特徴とする。

請求項４にかかる発明は、請求項２に記載の２４コマ信号検出回路において、１フィールド前の前記フィールド間差分値信号と現フィールドのフィールド間差分値信号との差分が所定値を超えたとき映像の切り替わったことを表すシーン切替信号を出力するシーン切替検出回路を設け、該シーン切替検出回路が前記シーン切替信号を出力することによって、前記積分回路がクリアされるようにしたことを特徴とする。

請求項５にかかる発明は、請求項１に記載の２４コマ信号検出回路において、前記フィールド相関検出回路の前記フィールド間差分値信号は、現フィールド信号の画素の輝度と１フィールド前のフィールド信号の前記画素とほぼ同一画素の輝度の差分の絶対値の１フィールド分の加算値を前後のフィールド間で比較した信号であることを特徴とする。

請求項６にかかる発明は、請求項１に記載の２４コマ信号検出回路において、前記２４コマ検出回路は、前記特有な値を示すフィールド間差分信号を「１」とし、それ以外の値を示すフィールド間差分信号を「０」とするとき、連続する５フィールドのフィールド間差分信号を加算した値が「１」のとき前記２４コマ検出信号を出力し、「０」のとき前記２４コマ非検出信号を出力することを特徴とする。

本発明の２４コマ信号検出回路によれば、６０コマのインタレース方式のフィールド信号に２４コマソースの映像信号が含まれているときは、２４コマ検出回路において、最初に２４コマ検出信号が得られるまでは最長で５フィールドかかるが、その後は各フィールド毎に２４コマ検出信号が得られ、フィールド間差分値信号が１回でも特有な値を示さないときは直ちに２４コマ非検出信号が得られ、２４コマ検出／非検出が高速に行われる。また、２４コマ検出回路の後段に積分回路や比較回路を設ければ、２４コマ検出のノイズ耐性を向上できる。さらに、シーン切替検出回路を使用すれば、コマーシャル映像等のように、映像のシーンが大きく変化したときは２４コマソースの映像信号から外れていると判断して積分回路による２４コマソース判定が直ちに解除され、積分回路によるノイズ耐性向上の副作用を抑制できる。

図２は６０コマのインタレース方式の毎秒６０コマのフィールド信号の前後のフィールド相関を検出するフィールド相関検出回路１０の構成を示すブロック図である。１１は１フィールド分の画像信号を１フィールド分だけ遅延させるフィールドメモリ、１２は反転回路と加算器からなる差分検出器、１３は絶対値化回路、１４はしきい値Ｒ１が設定された比較器、１５は画素カウンタ、１６は１フィールド分の遅延量をもつフィールド遅延器、１７は反転回路と加算器からなる差分検出器、１８は絶対値化回路、１９はしきい値Ｒ２が設定された比較器である。

フィールド相関検出回路１０において、入力した各画素の輝度信号は、フィールドメモリ１１に書き込まれ１フィールド分遅延して読み出されるので、差分検出器１２では現在のフィールド信号と１フィールド前のフィールド信号のほぼ同じ位置（奇数フィールドと偶数フィールドとで位置が若干異なる）の画素の輝度の差分が検出される。この差分は絶対値化回路１３で絶対値化されて比較器１４に入力し、ここでしきい値Ｒ１と比較され、輝度差分がしきい値Ｒ１より大きければ「１」、小さければ「０」が出力する。「１」の信号は画素カウンタ１５によって１フィールドにわたって加算される。前後の両フィールドが同じコマから作成されたものであるときは「０」の数が多く、違うコマから作成されたものであるときは「１」の数が多いので、この画素カウンタ１５は、両フィールドが同じコマから作成されたものであるときは小さなカウント値を示し、異なるコマから作成されたときは大きなカウント値を示す。この画素カウンタ１５のカウント値は、図１の第１のフィールド間差分値Ａを示し、２４コマソースの映像信号（２−３プルダウン処理による）の場合は、フィールド毎に「・・・大小大小小大・・・」を示す。

この画素カウンタ１５で得られる第１のフィールド間差分値Ａは、フィールド遅延器１６で垂直同期信号(VSYNC)により１フィールド毎ラッチされて差分検出器１７に入力する。この差分検出器１７には画素カウンタ１５からのカウント値も直接入力している。よって、この差分検出器１７では、現在の第１のフィールド間差分値Ａ（現フィールドと１フィールド前の差分）から前回の第１のフィールド間差分値Ａ（１フィールド前と２フィールド前の差分）を差し引いた差分が検出され、絶対値化回路１８でその絶対値がとられて、図１の第２のフィールド間差分値Ｂとなる。この第２のフィールド相関差分値Ｂは、２４コマソースの映像信号の場合は、フィールド毎に、図１に示したように、「・・・大大大小大・・・」を示す。すなわち、第２のフィールド間差分値Ｂは５フィールドに１回づつ「小」を示す。比較器１９では、この第２のフィールド間差分値Ｂがしきい値Ｒ２と比較され、第２のフィールド間差分値Ｂがしきい値Ｒ２より小さければ「１」、大きければ「０」のフィールド間差分判定値Ｃを出力する。よって、しきい値Ｒ２を「大」と「小」の中間のレベルに設定しておけば、そのフィールド間差分判定値Ｃは、２４コマソースのフィールド信号の場合は、連続する５フィールドに１回づつ「１」を示し、それ以外では「０」を示す。

なお、上記では比較器１４における差分値としきい値Ｒ１との比較結果を「０」、「１」の１ビットで表し、「１」の数を画素カウンタ１５でカウントしたが、比較器１４と画素カウンタ１５の部分を１フィールド毎にクリアされる加算器に置き換えて、絶対値化回路１３の出力信号をその加算器によって１フィールド毎に加算すれば、より正確な第１のフィールド間差分Ａが検出ができる。

図３は２４コマ検出回路２０、シーン切替検出回路３０、および積分判定回路４０の構成を示すブロック図である。２１、２２，２３，２４はフィールド間差分判定値Ｃを１フィールド分遅延させるフィールド遅延器、２５は入力したフィールド間差分判定値Ｃと各フィールド遅延器２１〜２４の出力を加算する加算器、２６は加算器２５の加算値がしきい値Ｒ３（＝「１」）と等しいとき２４コマ検出信号Ｄを「１」にし、それ以外では「０」にする比較器であり、以上により２４コマ検出回路２０が構成されている。

３１はフィールド間差分値Ｂを１／ａに除算する除算器、３２はフィールド間差分値Ｂを１フィールド分遅延させるフィールド遅延器、３３は除算器３１の出力がフィールド遅延器３２の出力より大きいとき「１」を出力し、それ以外で「０」を出力する比較器であり、以上によりシーン切替検出回路３０が構成されている。

４１は２４コマ検出回路２０の比較器２６の出力である２４コマ検出信号Ｄが「１」のときはカウントアップし、「０」のときはカウントダウンし、シーン切替検出回路３０の比較器３３の出力が「１」のときクリアされる積分回路として働くカウンタ、４２はカウンタ４１のカウント値がしきい値Ｒ３より大きいとき、２４コマ判定信号Ｅとして「１」を出力する比較器であり、以上により積分判定回路４０が構成されている。カウンタ４１は「１」をアップカウントするときはそのままカウントし、「０」をダウンカウントするときは重みを付けて、例えば「０」が１個あたりカウント値を１０だけ減算するようにヒステリシスが設けられている。

図３の２４コマ検出回路２０では、フィールド間差分判定値Ｃが連続する５フィールドに１回づつ「１」を示すとき、つまりフィールド信号が２４コマソースの映像信号のときは、現在入力しているフィールド間差分判定値Ｃ、又はフィールド遅延器２１〜２４のいずれか１つの出力は「１」を示すので、加算器２５の出力は必ず「１」を示し、比較器２６の出力である２４コマ検出信号Ｄも「１」を示す。このため、積分判定回路４０のカウンタ４１は、この「１」をカウントアップする。一方、フィールド間差分判定値Ｃが連続して５フィールド以上「０」を示すときは、加算器２５の出力が「０」、比較器２６の出力である２４コマ検出信号Ｄも「０」となり、カウンタ４１がダウンカウントされる。そして、カウンタ４１のカウント値がしきい値Ｒ３以上のときは、比較器４２から２４コマ判定信号Ｅが出力し、しきい値Ｒ３未満になるとその２４コマ判定信号Ｅが解除される。

以上から、積分判定回路４０のカウンタ４１の１回の「０」入力当りのダウンカウント量（ヒステリシス量）と比較器４２のしきい値Ｒ３の設定値とによって、ノイズ耐性を高めたり、２４コマ検出信号Ｄが「０」を示し始めてから２４コマ判定信号Ｅが「０」になる（解除）まで時間の長短を決めることができる。上記１回の「０」入力当りのダウンカウント量としきい値Ｒ３を小さく設定すれば、ノイズ等によって２４コマ検出信号Ｄが時々検出できなくても２４コマ判定信号Ｅが「１」を示すが、２４コマ検出信号Ｄが「０」を示し始めてから２４コマ判定信号Ｅが「０」になるまでの時間が長くかかる。一方、上記１回の「０」入力当りダウンカウント量としきい値Ｒ３を大きく設定すれば、その逆となる。よって、上記１回の「０」入力当りのダウンカウント量としきい値Ｒ３の兼ね合いにより、ノイズ耐性と２４コマ判定信号Ｅ解除の迅速性の両者を満足させることができる。

ところで、６０コマのインタレース信号が２４コマソースから通常信号（通常の６０コマのインタレース信号、あるいは３０コマソース）に切り替わったときは、上記の積分判定回路４０によって２４コマ判定信号Ｅを解除することができるが、上記のようにノイズ耐性を高めている場合にはその解除タイミングが遅くなる。そこで、映像のシーンが大きく変わったときには６０コマのインタレース信号が２４コマソースから通常信号に切り替わったと判定する。

このときは第２のフィールド間差分値Ｂが大きくなるので、１フィールド前の第２のフィールド差分値Ｂよりも現フィールドの第２のフィールド差分値Ｂを１／ａ倍した値が大きいとき、つまり現在のフィールドの第２のフィールド差分値Ｂが１フィールド前の第２のフィールド差分値Ｂよりａ倍大きいとき、シーン切替検出回路３０の比較器３３の出力が「１」を示し、積分判定回路４０のカウンタ４１がクリアされる。よって、比較器４２の出力は「１」から「０」に変化して、２４コマ判定信号Ｅが解除される。除算器３７のａの値としては、実験では８が良好であったが、これに限定されるものではない。

図４は図３の２４コマ検出回路２０の動作説明図である。本実施例では、フィールド間差分判定値Ｃが「１」を示すと２４コマ検出信号Ｄは「１」を出力し続けるが、「０」を５回以上示すと直ちに「０」を示す。これに対し、従来の２４コマ判定では、５フィールドのパターン検出によっていたために、５フィールド毎にしか２４コマ判定信号を出力できなかった。また、シーン切替のときは本実施例の方が２４コマ判定信号Ｅの解除が迅速に行われる。

フィールド信号が２４コマソースのときのフィールド相関検出の説明図である。本実施例のフィールド相関検出回路の構成を示すブロック図である。本実施例の２４コマ検出回路、シーン切替検出回路、積分判定回路の構成を示すブロック図である。本実施例と従来例の２４コマ検出の説明図である。

符号の説明

１０：フィールド相関検出回路、１１：フィールドメモリ、１２：差分検出器、１３：絶対値化回路、１４：比較器、１５：画素カウンタ、１６：フィールド遅延器、１７：差分検出器、１８：絶対値化回路、１９：比較器
２０：２４コマ検出回路、２１〜２４：フィールド遅延器、２５：加算器、２６：比較器
３０：シーン切替検出回路、３１：除算器、３２：フィールド遅延器、３３：比較器
４０：積分判定回路、４１：カウンタ、４２：比較器

Claims

６０コマのインタレース信号に２４コマソースが含まれているとき連続する５フィールド当り１回だけフィールド間差分値信号に特有な値を示すフィールド相関検出回路と、
該フィールド相関検出回路で得られる前記フィールド間差分信号を連続する５フィールド分だけ加算し、該加算信号の中に前記特有な値を示すフィールド間差分値信号が含まれているとき２４コマ検出信号を出力し、そうでないとき２４コマ非検出信号を出力する２４コマ検出回路と、
を有することを特徴とする２４コマ信号検出回路。
請求項１に記載の２４コマ信号検出回路において、
前記２４コマ検出回路の後段に、前記２４コマ検出信号の加算値から前記２４コマ非検出信号に所定の重みをつけた値の加算値を減算する積分回路を設けたことを特徴とする２４コマ信号検出回路。
請求項２に記載の２４コマ信号検出回路において、
前記積分回路の後段に、前記加算値が所定値を超えるとき２４コマ判定信号を出力する比較器を設けたことを特徴とする２４コマ信号検出回路。
請求項２に記載の２４コマ信号検出回路において、
１フィールド前の前記フィールド間差分値信号と現フィールドのフィールド間差分値信号との差分が所定値を超えたとき映像の切り替わったことを表すシーン切替信号を出力するシーン切替検出回路を設け、該シーン切替検出回路が前記シーン切替信号を出力することによって、前記積分回路がクリアされるようにしたことを特徴とする２４コマ信号検出回路。
請求項１に記載の２４コマ信号検出回路において、
前記フィールド相関検出回路の前記フィールド間差分値信号は、現フィールド信号の画素の輝度と１フィールド前のフィールド信号の前記画素とほぼ同一画素の輝度の差分の絶対値の１フィールド分の加算値を前後のフィールド間で比較した信号であることを特徴とする２４コマ信号検出回路。
請求項１に記載の２４コマ信号検出回路において、
前記２４コマ検出回路は、前記特有な値を示すフィールド間差分信号を「１」とし、それ以外の値を示すフィールド間差分信号を「０」とするとき、連続する５フィールドのフィールド間差分信号を加算した値が「１」のとき前記２４コマ検出信号を出力し、「０」のとき前記２４コマ非検出信号を出力することを特徴とする２４コマ信号検出回路。