JP2006013504A5 - - Google Patents

Claims (28)

1. 蓄積電荷を保持する能力を有する第１のストレージ・キャパシタと、
   ソース、ドレイン、読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスとを備え、
   前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間に位置する第１の部分とを有し、前記読取りゲートおよび前記第１のストレージ・キャパシタによって前記第１の部分がゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記第１の部分がゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、前記第１のストレージ・キャパシタによって蓄積された前記電荷によって決まる
   メモリ・ゲイン・セル。
2. 前記第１の部分が、前記第１のストレージ・キャパシタと前記読取りゲートの間に位置する、請求項１に記載のメモリ・ゲイン・セル。
3. 前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第１のストレージ・キャパシタの上に第２の部分を含む、請求項１に記載のメモリ・ゲイン・セル。
4. 蓄積電荷を保持する能力を有する第２のストレージ・キャパシタをさらに備え、前記第２のストレージ・キャパシタによって蓄積された前記電荷が、前記読取りデバイスによって前記第１の部分がゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流に影響を及ぼす、請求項１に記載のメモリ・ゲイン・セル。
5. 前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第２のストレージ・キャパシタの上に第２の部分を含み、前記第１の部分が前記第２のストレージ・キャパシタの上にはない、請求項４に記載のメモリ・ゲイン・セル。
6. さらに、前記第１の端部と前記第２の端部の間の前記少なくとも１つの半導電性カーボン・ナノチューブをゲートするように適合された導電材料の分路を、前記第１の部分とは一致しない第２の部分の上に備えた、請求項１に記載のメモリ・ゲイン・セル。
7. 前記分路が、前記第２の部分から電気的に分離されており、そのため、前記第１の部分が前記読取りゲートによってゲートされたときにだけ前記第２の部分が前記分路によってゲートされる、請求項６に記載のメモリ・ゲイン・セル。
8. 前記分路が、前記第２の部分に電気的に結合されており、そのため、前記第２の部分が絶え間なくゲートされる、請求項６に記載のメモリ・ゲイン・セル。
9. ストレージ・キャパシタと、
   前記ストレージ・キャパシタに電気的に結合され、蓄積電荷を画定するために前記ストレージ・キャパシタを充放電するように適合された書込みデバイスと、
   ソース、ドレイン、前記ストレージ・キャパシタの上の読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスとを備え、
   前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の部分とを有し、前記部分が、前記ストレージ・キャパシタと前記読取りゲートの間に配置されており、そのため、前記部分が前記読取りゲートおよび前記ストレージ・キャパシタによってゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、前記ストレージ・キャパシタの前記蓄積電荷によって決まる
   メモリ・ゲイン・セル。
10. 前記部分をゲートするのに有効な電圧が前記読取りゲートに供給されたときに、前記読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記部分の抵抗率を変化させる、請求項９に記載のメモリ・ゲイン・セル。
11. 前記ストレージ・キャパシタによって蓄積された前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記部分の抵抗率を変化させる、請求項９に記載のメモリ・ゲイン・セル。
12. 第１および第２のストレージ・キャパシタと、
    それぞれが前記第１および第２のストレージ・キャパシタのうちの一方に電気的に結合され、対応する蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタを個別に充放電するように適合された第１および第２の書込みデバイスと、
    ソース、ドレイン、読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスとを備え、
    前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の第１の部分とを有し、前記読取りゲートならびに前記第１および第２のストレージ・キャパシタによって前記第１の部分がゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、それぞれの前記第１および第２のストレージ・キャパシタによって保持された前記蓄積電荷によって決まる
    メモリ・ゲイン・セル。
13. 前記少なくとも１つの半導電性カーボン・ナノチューブが、前記第１の端部と前記第１の部分の間の第２の部分と、前記第２の端部と前記第１の部分の間の第３の部分とを含み、前記第２の部分が前記第１のストレージ・キャパシタの上にあり、前記第３の部分が前記第２のストレージ・キャパシタの上にある、請求項１２に記載のメモリ・ゲイン・セル。
14. 前記第１の部分をゲートするのに有効な電圧が前記読取りゲートに供給されたときに、前記読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項１３に記載のメモリ・ゲイン・セル。
15. 前記第１のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項１３に記載のメモリ・ゲイン・セル。
16. 前記第２のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第３の部分の抵抗率を変化させる、請求項１３に記載のメモリ・ゲイン・セル。
17. 前記第１のストレージ・キャパシタと前記第２のストレージ・キャパシタが分離領域によって分離されており、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分が、前記分離領域と前記読取りゲートの間に配置されている、請求項１２に記載のメモリ・ゲイン・セル。
18. 前記読取りデバイスによってゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、それぞれの前記第１および第２のストレージ・キャパシタの前記蓄積電荷によって決まる、請求項１２に記載のメモリ・ゲイン・セル。
19. 第１および第２のストレージ・キャパシタと、
    それぞれが前記第１および第２のストレージ・キャパシタのうちの一方に電気的に結合され、対応する蓄積電荷を画定するために前記第１および第２のストレージ・キャパシタのうちの対応する一方のストレージ・キャパシタを個別に充放電するように適合された第１および第２の書込みデバイスと、
    ソース、ドレイン、第１および第２の読取りゲートおよび少なくとも１つの半導電性カーボン・ナノチューブを含む読取りデバイスとを備え、
    前記少なくとも１つの半導電性カーボン・ナノチューブが、前記ソースに電気的に結合された第１の端部と、前記ドレインに電気的に結合された第２の端部と、前記第１の端部と前記第２の端部の間の第１および第２の部分とを有し、前記第１の部分が、前記第１の読取りゲートおよび前記第１のストレージ・キャパシタによってゲートされ、前記第２の部分が、前記第２の読取りゲートおよび前記第２のストレージ・キャパシタによってゲートされ、それによって前記少なくとも１つの半導電性カーボン・ナノチューブを通って前記ソースから前記ドレインへ流れる電流が規制され、前記電流が、それぞれの前記第１および第２のストレージ・キャパシタによって保持された前記蓄積電荷によって決まり、
    さらに、前記第１および第２の部分とは一致しない第３の部分の上に、前記第１の端部と前記第２の端部の間の前記少なくとも１つの半導電性カーボン・ナノチューブをゲートするように適合された導電材料の分路を備えた
    メモリ・ゲイン・セル。
20. 前記分路が、前記第１および第２の部分が前記第１および第２の読取りゲートによってゲートされているときにだけ前記少なくとも１つの第３の部分の抵抗率を変化させることによって、前記少なくとも１つの第３の部分をゲートするように構成されている、請求項１９に記載のメモリ・ゲイン・セル。
21. 前記分路が、前記少なくとも１つの第３の部分の抵抗率を変化させることによって前記少なくとも１つの第３の部分を連続的にゲートするように構成されている、請求項１９に記載のメモリ・ゲイン・セル。
22. 前記第１の部分をゲートするのに有効な電圧が前記第１の読取りゲートに供給されたときに、前記第１の読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項１９に記載のメモリ・ゲイン・セル。
23. 前記第２の部分をゲートするのに有効な電圧が前記第２の読取りゲートに供給されたときに、前記第２の読取りゲートが、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項１９に記載のメモリ・ゲイン・セル。
24. 前記第１のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第１の部分の抵抗率を変化させる、請求項１９に記載のメモリ・ゲイン・セル。
25. 前記第２のストレージ・キャパシタの前記蓄積電荷が、前記少なくとも１つの半導電性カーボン・ナノチューブの前記第２の部分の抵抗率を変化させる、請求項１９に記載のメモリ・ゲイン・セル。
26. 前記第１および第２の読取りゲートによってゲートされたときに前記少なくとも１つの半導電性カーボン・ナノチューブを流れる前記電流が、それぞれの前記第１および第２のストレージ・キャパシタの前記蓄積電荷によって決まる、請求項１９に記載のメモリ・ゲイン・セル。
27. 前記第１の読取りゲートが前記第１のストレージ・キャパシタの上に垂直にスタックされている、請求項１９に記載のメモリ・ゲイン・セル。
28. 前記第２の読取りゲートが前記第２のストレージ・キャパシタの上に垂直にスタックされている、請求項１９に記載のメモリ・ゲイン・セル。