JP2006012183A - 集積バッファ・メモリおよびホスト・メモリ・アクセスのための支援を備えたチップ上のディスク・ドライブ・システム - Google Patents

集積バッファ・メモリおよびホスト・メモリ・アクセスのための支援を備えたチップ上のディスク・ドライブ・システム Download PDF

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Abstract

【課題】一つのＨＤＤシステム・オン・チップ（ＳＯＣ）のバッファ・メモリを増すこと、およびＨＤＤ ＳＯＣを含む複数の改善された業務用装置を提供する。
【解決手段】一つのホスト装置と通信する一つの記憶装置のための一つの回路は、一つの第一高速インタフェースを含む。一つの記憶制御器は、高速インタフェースと通信する。一つのバッファは、記憶制御器と通信する。記憶装置は、記憶バッファ・データを動作中に生成する。記憶制御器は、バッファ・データを高速インタフェースを介してバッファおよび／またはホスト装置の少なくとも一つの中に選択的に記憶するように適応する。複数の業務用適用のための一つのブリッジ・チップは、回路を一つの業務用装置に接続する。
【選択図】 図５

Description

本発明は、２００４年６月２３日に出願の米国特許仮出願第６０／５８２，２５９号の利益を主張する。上記出願の開示は、援用としてここに組み込まれている。
本発明は、複数のハード・ディスク・ドライブ、さらに具体的には、一つのＨＤＤシステム・オン・チップ（ＳＯＣ）のバッファ・メモリを増すこと、およびＨＤＤ ＳＯＣを含む複数の改善された業務用装置に関する。
複数のコンピュータ、複数のラップトップ、複数のビデオ・レコーダ（ＰＶＲ）、複数のＭＰ３プレーヤ、複数のゲーム・コンソール、複数のサーバ、複数のセット・トップ・ボックス、複数のディジタル・カメラ、および／または他の複数の電気装置のような複数のホスト装置は、しばしば多量のデータを記憶する必要がある。複数のハード・ディスク・ドライブ（ＨＤＤ）のような複数の記憶装置がこれらの要求を満たすために使用されうる。
さて図１を参照するに、一つのハード・ディスク・ドライブ（ＨＤＤ）システム・オン・チップ（ＳＯＣ）１２および一つのハード・ディスク・ドライブ・アセンブリ（ＨＤＡ）１３を含む一つの典型的なハード・ディスク・ドライブ（ＨＤＤ）１０が示されている。ＨＤＡ１３は、複数の磁気層１５で覆われた一つ以上のハード・ディスク・プラッタ１４を含む。複数の磁気層１５は、複数のバイナリ１および複数のバイナリ０を表わす複数の正および負の磁界を記憶する。１６で概略的に示す一つのスピンドル・モータは、ハード・ディスク・プラッタ１４を回転させる。通常スピンドル・モータは、ハード・ディスク・プラッタ１４を一定速度でリード／ライト動作中に回転させる。一つ以上のリード／ライト・アクチュエータ・アーム１８は、ハード・ディスク・プラッタ１４に対して相対的に動き、ハード・ディスク・プラッタ１４に対してデータを読み書きする。
一つのリード／ライト装置２０は、リード／ライト・アーム１８の一つの末端近辺に位置している。リード／ライト装置２０は、一つの磁界を発生させる一つのインダクタのような一つの書き込み要素を含む。リード／ライト装置２０はまた、プラッタ１４上で磁界を検知する読取要素（一つの磁石抵抗（ＭＲ）要素のような）を含む。一つのプリアンプ回路２２は、複数のアナログ・リード／ライト信号を増幅する。
データを読み取るとき、プリアンプ回路２２は、読取要素からの複数の低レベル信号を増幅し、増幅された信号を一つのリード／ライト・チャンネル装置２４に出力する。データを書き込むとき、一つの書き込み電流が生成され、リード／ライト装置２０の書き込み要素を通して流れる。書き込み電流は、一つの正または一つの負の極性を有する一つの磁界を発生させるために開閉される。一つの正または一つの負の極性は、ハード・ディスク・プラッタ１４に記憶され、データを表わすために使われる。
ＨＤＤ ＳＯＣ１２は、通常、ハード・ディスク・ドライブと関連するデータを記憶し、またはデータが大きなデータ・ブロックとして収集され、送信されて効率が改善されるようにバッファする一つのバッファを含む。バッファ３２は、ＤＲＡＭ、ＳＤＲＡＭまたは他のタイプの低レイテンシ・メモリを使うことができる。ＨＤＤ ＳＯＣ１２はさらに、ＨＤＤ１０の動作に関連する処理を行う一つのプロセッサ３４を含む。
ＨＤＤ ＳＯＣ１２はさらに、一つの入力／出力（Ｉ／Ｏ）インタフェース３８を含む。ＨＤＣ３６はまた、一つのスピンドル／音声コイル・モータ（ＶＣＭ）ドライバ４０および／またはリード／ライト・チャンネル装置２４と通信する。入力／出力インタフェース３８は、一つの集積ドライブ電子部品（ＩＤＥ）、アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）、またはシリアルＡＴＡ（ＳＡＴＡ）インタフェースのような一つの直列または並列インタフェースにすることができる。スピンドル／ＶＣＭドライバ４０は、スピンドル・モータ１６を制御し、スピンドル・モータ１６はプラッタ１４を回転させる。スピンドル／ＶＣＭドライバ４０はまた、複数の制御信号を生成し、これらの信号は、例えば、一つの音声コイル・アクチュエータ、一つのステッパ・モータまたは任意の他の適したアクチュエータを使って、リード／ライト・アーム１８を位置決めする。入力／出力インタフェース３８は、一つのホスト装置４６と関連する一つの入力／出力インタフェース４４と通信する。
次に図２を参照すると、一つの典型的なホスト装置６４が、キャッシュのようなメモリ６７を備えた一つのプロセッサ６６を含んで示されている。プロセッサ６６は、一つの入力／出力（Ｉ／Ｏ）インタフェース６８と通信する。ランダム・アクセス・メモリ（ＲＡＭ）および／または他の適した電子データ記憶装置のような揮発性メモリ６９は、インタフェース６８と通信する。キャッシュのような一つのグラフィックス・プロセッサ７１およびメモリ７２は、グラフィックス処理および性能の速度を増す。
例えば一つのキーボード７３および一つのポインティング・デバイス７４（一つのマウスおよび／または他の適した装置）のような一つ以上のＩ／Ｏ装置は、インタフェース６８と通信する。コンピュータ・アーキテクチャ６４はまた、一つのディスプレイ７６、複数のオーディオ・スピーカのようなオーディオ出力装置７７および／または総括的に７８で識別される他の複数の入力／出力装置を含みうる。
使用中、ＨＤＤは、ホスト装置から独立して動作する。ハード・ディスク・ドライブは、性能を改善するために、データを局部的にバッファすることをつかさどる。このアプローチは、ハード・ディスク・ドライブが、ハード・ディスク・ドライブのコストを増すＤＲＡＭのような低レイテンシＲＡＭを含むことを必要とする。
次に図３を参照するに、一つのデスク・トップ・コンピュータのような一つのホスト装置のための一つのデスクトップＨＤＤ ＳＯＣ ２００が示されている。ＨＤＤ ＳＯＣ ２００は、一つのプロセッサ、一つのハード・ディスク制御器（ＨＤＣ）２０８、一つのリード／ライト・チャンネル回路２１２、メモリ２１６（オン・チップおよび／またはオフ・チップで実施できる）、および一つの高速インタフェース２２０を含む。例えば、高速インタフェース２２０は、一つのホスト装置２２６と通信する一つのＡＴＡおよび／またはＳＡＴＡインタフェースのような直列または並列インタフェースにすることができる。本実施形態においては、スピンドル／ＶＣＭドライバは、プロセッサ２０４と統合されて示されている。複数のＨＤＡ１３は、プロセッサおよびリード／ライト・チャンネル回路２１２とインタフェースする。一つのホスト装置２２６は、一つのＡＴＡ／ＳＡＴＡインタフェース２２８を含み、これはＡＴＡ／ＳＡＴＡインタフェース２２０と通信する。ＨＤＤ ＳＯＣ ２００の動作は、図１に関連して説明の動作と類似である。
次に図４を参照するに、一つのサーバまたは他の複数の業務用装置のような一つの業務用装置２３２のための一つの業務用ＨＤＤ ＳＯＣ ２３０が示される。ＨＤＤ ＳＯＣ ２３０は、スピンドル・モータ、ＶＣＭおよび／またはデータ処理に関連の処理を行う一つのスピンドル／ＶＣＭ／データ・プロセッサ２３４を含む。ＨＤＤ ＳＯＣ ２３０はさらに、業務用装置インタフェースに関連の処理を行う一つのインタフェース／データ・プロセッサ２３６を含む。ＨＤＤ ＳＯＣ ２３０はまた、一つのハード・ディスク制御器（ＨＤＣ）２３８、一つのリード／ライト・チャンネル回路２４２、メモリ２４６（チップ上で実施できる）および一つの高速インタフェース２５０を含む。例えば、高速インタフェース２５０は、一つの直列または並列インタフェースでもよい。例えば、一つの高速インタフェース２５１を介して業務用装置２３２と通信する一つの小型コンピュータ・システム・インタフェース（ＳＣＳＩ）、シリアル・アタッチドＳＣＳＩ（ＳＡＳ）またはファイバ・チャンネル（ＦＣ）インタフェースでもよい。
様々な数のプロセッサおよび様々な出力側インタフェースが使われるので、複数の製造者は、複数の業務用およびデスクトップ用の二つの異なるＨＤＤ ＳＯＣアーキテクチャを設計し製造した。とりわけ、デスクトップＨＤＤ ＳＯＣ ２００は、単一プロセッサを含み、一方、業務用ＨＤＤ ＳＯＣ ２３０は、二つのプロセッサを含む。加えて、デスクトップＨＤＤ ＳＯＣ ２００は通常、一つのＡＴＡおよび／またはＳＡＴＡインタフェースを使用し、一方、業務用サーバは通常、一つのＳＡＳおよび／またはＦＣインタフェースを使用する。分離されたアーキテクチャは、両装置の設計インベントリおよびダイ・コストを増す。
一つのホスト装置と通信する一つの記憶装置のための一つの回路は、一つの第一高速インタフェースを含む。一つの記憶制御器は、高速インタフェースと通信する。一つのバッファは、記憶制御器と通信する。記憶装置は、記憶バッファ・データを動作中に生成し、記憶制御器は、バッファ・データを高速インタフェースを介してバッファおよび／またはホスト装置の少なくとも一つの中に選択的に記憶するように適応する。
第一高速インタフェースは、一つの直列アドバンスド・テクノロジ（ＡＴＡ）インタフェースを含む。一つのプロセッサ、一つのスピンドル／ＶＣＭドライバ、および一つのリード／ライト・チャンネル回路は、記憶制御器と通信する。
一つのハード・ドライブ・アセンブリは、データを磁気的に記憶する一つのハード・ドライブ・プラッタを含む。一つのスピンドル・モータは、ハード・ドライブ・プラッタを回転させ、スピンドル／ＶＣＭドライブと通信する。一つのリード／ライト・アームは、ハード・ドライブ・プラッタからデータを読取り、データを書き込み、リード／ライト・チャンネル回路と通信する。
一つのシステムは、回路を含み、さらにホスト装置を含む。ホスト装置は、一つの高速インタフェースを含み、第一高速インタフェースと通信する。揮発性メモリは、記憶装置からの記憶バッファ・データを記憶する。
一つのシステム・オン・チップ（ＳＯＣ）は、回路を含む。
一つのマルチ・チップ・モジュール（ＭＣＭ）は、回路を含む。
一つのシステムは、一つのプロセッサ、プロセッサと通信する揮発性メモリ、およびプロセッサおよび／または揮発性メモリの少なくとも一つと通信する一つの第一高速インタフェースを含む、一つのホスト装置を含む。一つの記憶装置は、第一高速インタフェースと通信する一つの第二高速インタフェースを含む。一つの記憶制御器は、第二高速インタフェースと通信する。一つのバッファは、記憶制御器と通信する。記憶装置は、記憶バッファ・データを動作中に生成する。記憶制御器は、選択的に記憶バッファ・データを第一および第二高速インタフェースを介してバッファおよび／またはホスト装置の少なくとも一つの中に記憶するように適応する。
一つのブリッジ回路は、一つのシリアル・アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）インタフェースを提供する一つの第一インタフェースを含む。一つの第二インタフェースは、一つのシリアル・アタッチドＳＣＳＩ（ＳＡＳ）またはファイバ・チャンネル（ＦＣ）インタフェースの一つを提供する。一つのプロセッサは、第一および第二インタフェースと通信し、インタフェースおよびデータ処理を支援する。メモリは、プロセッサと通信する。
第一および第二インタフェースならびにプロセッサは、一つの集積回路として実施される。集積回路はさらに、メモリを含む。
一つのシステムは、ブリッジ回路を含み、さらにブリッジ回路の第一インタフェースと通信する記憶装置を含む。記憶装置は、一つのシリアル・アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）インタフェースを提供し、第一インタフェースと通信する一つの第三インタフェースを含む。一つの記憶制御器は、第三インタフェースと通信する。記憶装置は、記憶バッファ・データを動作中に生成する。記憶制御器は、記憶バッファ・データを第三および第一インタフェースを介してブリッジ回路の中に記憶する。
一つの外部装置と通信する一つの記憶装置のための一つの回路は、一つのシリアル・アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）インタフェースを提供する一つの第一インタフェースを含む。一つのプロセッサは、スピンドル／ＶＣＭおよびデータ処理を行う。一つの記憶制御器は、第一インタフェースおよびプロセッサと通信する。記憶装置は、記憶バッファ・データを動作中に生成する。記憶制御器は、記憶バッファ・データを第二高速インタフェースを介して外部装置中に記憶する。
メモリは、記憶制御器と通信する。記憶バッファ・データは、メモリおよび／または外部装置の少なくとも一つ中に選択的に記憶される。一つのリード／ライト・チャンネル回路は、記憶制御器と通信する。
一つのブリッジ・チップは、一つのシリアル・アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）インタフェースを提供し、第一インタフェースと通信する一つの第二インタフェースを含む。一つの第三インタフェースは、シリアル・アタッチドＳＣＳＩ（ＳＡＳ）またはファイバ・チャンネル（ＦＣ）インタフェースの一つを提供する。
一つのシステムは、回路およびさらに、第三インタフェースと通信する一つの第四インタフェースを含む一つの業務用装置を含む。ブリッジ・チップはさらに、第三および第四インタフェースと通信し、インタフェースおよびデータ処理を行う一つのプロセッサを含む。ブリッジ・チップはメモリと通信する。メモリは、記憶装置からの記憶バッファ・データを記憶する。
本発明の適用のさらなるエリアは、以下にある詳細説明から明らかになる。理解すべきは、詳細説明および複数の具体例は、本発明の好ましい実施形態を示す一方、単なる図解のためのものであり、本発明の範囲を限定しようとするものではないことである。
好ましい実施形態の次の説明は、性質上、単なる代表例であり、本発明、その適用、または使用を限定するものではない。分かりやすくするために、複数の同じ参照番号が類似の複数の要素を識別するために使用される。ここでは複数のＳＯＣが開示されるが、当業者には、本発明から逸脱することなく複数のＳＯＣがマルチ・チップ・モジュールとして実施されうることは察知できよう。
次に図５を参照するに、一つのシステム３００は、本発明による一つのＨＤＤ ＳＯＣ ３０２を含む。ＨＤＤ ＳＯＣ ３０２は、効率を改善するために、データが複数のデータ・ブロックとして収集され、送信されうるようにするＨＤＤおよび／またはバッファ・データの制御と関連のデータを記憶する一つのバッファを含む。バッファ３３２には、ＤＲＡＭまたは他のタイプの低レイテンシ・メモリを使いうる。ＨＤＤ ＳＯＣ ３０２はさらに、スピンドル／ＶＣＭ制御処理のようなＨＤＤ ３００の動作に関連の処理を行う一つのプロセッサ３４４を含む。
ＨＤＤ ＳＯＣ ３０２はさらに、一つのホスト装置と一つの高速入力／出力（Ｉ／Ｏ）インタフェース３３８を介して通信する一つのハード・ディスク制御器（ＨＤＣ）インタフェース３３６を含む。ＨＤＣ３３６はまた、一つのスピンドル／音声コイル（ＶＣＭ）ドライバ３４０および／またはリード／ライト・チャンネル装置３２４と通信する。高速Ｉ／Ｏインタフェース３３８は、一つのシリアルＡＴＡ（ＳＡＴＡ）インタフェースであってもよい。スピンドル／ＶＣＭドライバ３４０は、プラッタ１４を回転させるスピンドル・モータ１６を制御する。スピンドル／ＶＣＭドライバ３４０はまた、リード／ライト・アーム１８を、例えば、一つの音声コイル・アクチュエータ、一つのステップ・モータまたは任意の他の適したアクチュエータを使って、位置決めする複数の制御信号を生成する。高速Ｉ／Ｏインタフェース３３８は、一つのホスト装置３４６と関連する一つの高速Ｉ／Ｏインタフェース３４４と通信する。
ホスト装置３４６は、一つのプロセッサ３４８および揮発性メモリ３５０を含む。ホスト装置３４６およびＨＤＤ ＳＯＣ ３０２は、揮発性メモリ３５０の部分を一つのホスト・ディスク・ドライブ・バッファ（ＨＤＤＢ）３５２のために割り振る。ＨＤＤ ＳＯＣ ３０２はまた、バッファ３３２を含む。追加的なＲＡＭがバッフィングのために必要なときは、ＨＤＤ ＳＯＣ ３０２は、高速インタフェース３３８を介して、ホスト装置３４６の揮発性メモリ３５０に位置するＨＤＤＢ３５２へ／からデータを送信／受信する。例えば、公称速度３Ｇｂ／ｓ以上が、一つのＳＡＴＡインタフェースを使って得られる。推察されるように、ＨＤＤ ＳＯＣ ３０２およびホスト装置３４６のＨＤＤＢ３５２上のバッファ３３２を使う能力は、ＨＤＤ ＳＯＣ ３０２の融通性を著しく増す。さらに、ＨＤＤ ＳＯＣ ３０２上のバッファ３３２をも含むことによって、ＨＤＤ ＳＯＣ ３０２はまた、ＨＤＤＢを有効化しない適用の中で使用されうる。
一実施形態において、ホスト装置３４６は、ユーザにＨＤＤＢ３５２のためのメモリの一つの可変量をホスト装置３４６の揮発性メモリ３５０から割り振ることを可能にする一つの動作システムを含む。別の実施例においては、揮発性メモリ３５０は、自動的に割り振られ、そして／または一つの固定量がＨＤＤＢ３５２のために利用可能となる。
次に図６を参照するに、ホスト装置３４６の揮発性メモリ３５０からのハード・ドライブ・バッファ・データを記憶し、取り出すための方法が示される。制御は、ステップ３５５で始まる。ステップ３５６において、制御は、バッファ・データを一つのＨＤＤバッファ中に記憶するリクエストがあるかどうかを判定する。もしあれば、制御は、ステップ３５８を続け、バッファ・データをホストＨＤＤＢ中に記憶するリクエストがあるかどうかを判定する。もしステップ３５８が否ならば、制御はバッファ・データをＨＤＤ ＳＯＣ ３０２のＨＤＤバッファ３３２中に記憶する。もしステップ３５８が真ならば、制御は、バッファ・データを高速インタフェース３３８および３４４を介してステップ３６４中のホストＨＤＤＢ３５２へ送り、制御はステップ３５６に返る。
もしステップ３５６が否ならば、制御は、ステップ３６６中のＨＤＤバッファ・データ中のバッファ・データを取り出すリクエストがあるかどうかを判定する。もし否ならば、制御は、ステップ３５４に返る。もしステップ３６６が真ならば、制御は、バッファ・データがステップ３７０中のホストＨＤＤＢ３５２中に記憶されているかどうかを判定する。もしステップ３７０が否ならば、制御は、ステップ３７６中のＨＤＤ ＳＯＣ ３０２のＨＤＤバッファ３３２中のバッファ・データを取り出し、制御はステップ３５６に返る。もしステップ３７０が真ならば、制御は、ＨＤＤバッファ・データを高速インタフェース３３８および３４４を介してステップ３７４中のホストＨＤＤＢ３５２から取り出す。
推察されるように、ＨＤＤ ＳＯＣ ３０２は、ＨＤＤバッファリングのためにホスト装置中でＳＡＴＡインタフェースおよびホスト・メモリを使用する複数の適用、ならびに、これらを使用しない複数の適用を使用することを許す融通性をもたらす。
本発明による一つのシステムは、複数の業務用適用に使用可能な一つのＨＤＤ ＳＯＣおよび一つのブリッジ・チップを含む。ＨＤＤ ＳＯＣはまた、複数のデスクトップ適用にも使用可能である。次に図７および８を参照するに、一つのデスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、デスクトップおよび業務用適用４５２および４５４の両方に、それぞれコスト低減のために使用可能である。デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、ホスト装置３４６と通信する。デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、選択的にホスト装置３４６の揮発性メモリをＨＤＤＢ３５２として上述のように利用する。
図８において、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、一つのブリッジ・チップ４６０およびメモリ４６２と、一つのＳＡＴＡインタフェース４６４を介して通信する。メモリ４６２は、ＤＲＡＭまたは他のレイテンシ・メモリでもよい。ブリッジ・チップ４６０は、ＳＡＳ／ＦＣからＳＡＴＡへの変換を行う。デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、一つのソフトウェアＡＴＡ様プロトコルを使い、複数のバッファ・メモリ要求をメモリ４８６およびメモリ４６２の間で割り振る。概して、バッファ４６２が、ＨＤＤ ＳＯＣ ４５０に関連のメモリ４８６の容量が超過した場合に使用される。他の適応技法が、バッファ・メモリ割当および使用を決定するために使用可能である。
いくつかの実施例において、複数の業務用適用および複数のプレミアム・デスクトプ適用には一つの高速のプロセッサが使用可能であり、他方、複数のデスクトップ適用および複数の低コスト業務用適用には複数の高速のプロセッサが使用可能である。複数のデスクトップおよび業務用適用のための同じＳＯＣを使う能力は、複数のデスクトップ適用に関連する追加的容量の複数の利益を複数の業務用適用に関連する通常低い複数の容量によって共用することを可能にする。さらに、複数の同じＳＯＣが使用可能であるため、両適用に対して、ただ一つのＳＯＣがインベントリ中に記憶されるだけでよい。
次に図９を参照するに、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、ホスト装置３４６と通信する。デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、上述の必要が生じたとき、バッファ・メモリとしてＨＤＤＢ３５２を選択的に活用する。追加的なＲＡＭがバッファリングのために必要なときには、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、高速インタフェース３４４および４９０を介してデータをホスト装置３４６の揮発性メモリ３５０中に位置するＨＤＤＢ３５２へ／から送信／受信する。推察されるように、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０およびホスト装置３４６のＨＤＤＢ３５２上のバッファ・メモリ４８６を使用する能力は、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０の融通性を著しく増す。さらに、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０はまた、ＨＤＤＢ３５２を有効化しない複数の適用中でも使用可能である。
次に図１０を参照するに、デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０が示される。デスクトップ／業務用ＨＤＤ ＳＯＣ ４５０は、一つのプロセッサ４７４、一つのハード・ディスク制御器（ＨＤＣ）４７８、一つのリード／ライト・チャンネル回路４８２、メモリ４８６（オン・チップおよび／またはオフ・チップで実施可能）、および一つの高速インタフェース４９０を含む。メモリは、ＤＲＡＭまたは他の低レイテンシ・メモリのような低レイテンシ・メモリでもよい。メモリ４８６は、埋め込み型１−Ｔ ＤＲＡＭメモリを含みうる。高速インタフェース４９０は、トップデスク適用（図７および９に示す）中のホスト装置４２４または図８および１０に示す一つのブリッジ・チップ４６０と通信する一つのＳＡＴＡインタフェースでもよい。ブリッジ・チップ４６０は、一つのＳＡＳ／ＦＣ／データ・プロセッサ５００および一つのＳＡＴＡインタフェース５０４を含む。メモリ４６２は、示すようにオン・チップおよび／またはオフ・チップでもよい。メモリ４６２は、ＤＲＡＭまたは他の低レイテンシ・メモリのような低レイテンシ・メモリでもよい。ＳＡＳ／ＦＣ／データ・プロセッサ５００は、業務用装置２３２とインタフェース５０６および２５１を介して通信する。インタフェース５０６および２５１は、ＳＡＳ／ＦＣインタフェースでもよく、業務用装置２３２は、一つのサーバでもよい。
いくつかのホスト装置は、ＨＤＤ ＳＯＣのためにホスト・ベースド・バッファを今のところ取り扱うことができない。言い換えれば、古いビジネス・モデルと新しいビジネス・モデルとの一つの移行期が来るであろう。古いビジネス・モデルにおいては、ホスト装置はホスト・ベースド・バッファリングを支援する複数のドライバを持たず、ＨＤＤ ＳＯＣおよび／またはＭＣＭはＨＤＤ動作を支援する十分なバッファ・メモリを持つ。新しいビジネス・モデルにおいては、ＨＤＤ ＳＯＣおよび／またはＭＣＭは、非常に小さなＦＩＦＯメモリを持ち、ホストは、ホスト・ベースド・バッファリングを支援する複数のドライバを持つ。本発明の複数の実施形態は、古いビジネス・モデルと新しいビジネス・モデルとの移行をすることができる。
次に図１１を参照するに、ホスト・ベースド・バッファリングのために設計される一つのＨＤＤ ＳＯＣ ６００は普通、通常複数のＦＩＦＯ用にのみ使われる一つの非常に小さいメモリ６０２を含む。メモリ６０２は通常、１ＭＢ未満の一つの容量を持ち、例えば、あるＨＤＤ ＳＯＣ ６００は、およそ３２ｋＢのメモリを有する。一つのホスト６０４は、例示のＳＡＴＡには限らないが、このような一つの高速インタフェース６１２を介してホスト・ベースド・バッファリングを支援するメモリ６１０を含む。これらのＨＤＤ ＳＯＣ ６００がホスト・ベースド・バッファリングを支援しない複数のホスト６０４と共に用いられるとき、高速度動作を支援できないメモリ６０２の小容量に起因してシステム性能は著しく低下する。
次に図１２Ａおよび１２Ｂを参照するに、ホスト・ベースド・バッファリングのために設計されない複数の低コスト・パフォーマンスＨＤＤ ＳＯＣ ６４０は通常、４ＭＢを超え、６４ＭＢ未満のメモリ６４２を使う。例えば、１６ＭＢのメモリが使用されうる。複数の高コスト・パフォーマンスＨＤＤ ＳＯＣ６４４は通常、６４ＭＢ以上のメモリ６４６を使う。
次に図１３Ａおよび１３Ｂを参照するに、本発明による一つのＨＤＤ ＳＯＣ ６５０は、追加的メモリ用の外部インタフェースを持たないメモリ６５２を含む。メモリ６５２は、ＤＲＡＭでもよく、１６ＭＢの一つの容量を持ちうる。本発明によるＨＤＤ ＳＯＣ ６５０は、選択的にホスト・ベースド・バッファリングを有効化する。複数の低コスト・パフォーマンス適用６５４には、ＨＤＤ ＳＯＣ ６５０はメモリ６５２を利用し、図１３Ａに示すように、一つのホスト６５８を有するホスト・ベースド・バッファリングが無効化される。複数の高コスト・パフォーマンス適用６６０においては、ＨＤＤ ＳＯＣ ６５０はメモリ６５２を利用し、図１３Ｂに示すように、ホスト・ベースド・バッファリングが有効化される。
このアプローチの一つの利点は、メモリ拡大のために、ＨＤＤ ＳＯＣ ６５０上の複数の外部ピンを除去する能力である。したがって、小型のダイが、使用可能となり、製造コストが低減される。というのは、複数のパッドは製造するのに高価（特にＣＭＯＳが９０ｎｍ以下の場合）であるからである。複数のパッドはまた、静電気放電保護（ＥＳＤ）を必要とし、製造および設計コストを増す。
次に図１４および１５を参照するに、ＨＤＤ ＭＣＭに対しては、複数のパッドを小型にできるので、一つの低いＥＳＤ配慮で済む。さらに、単一ダイがＨＤＤ ＭＣＭのために使用でき、ローカルＨＤＤメモリを持たない複数の適用およびローカルＨＤＤメモリを有する複数の適用に対処できる。例えば、一つのＨＤＤ ＭＣＭ ７００は、ＨＤＤ ＳＯＣ ７０２およびメモリ７０４を複数のデスクトップ適用のために含みうる。同じＨＤＤ ＭＣＭ ７００は、メモリ７０６を有する、または有さない複数の業務用適用７１０中で使用可能である。この場合、ＨＤＤ ＳＯＣ ７０２は、メモリ７１４へのＳＡＴＡのような一つの高速インタフェース７１２を使う。これは上述のように、一つのブリッジ回路７１８に関連している。
推察されるように、ＨＤＤ ＳＯＣ ４５０，４６０および３０２は、望めば、複数のマルチ・チップ・モジュールとしてパッケージ化することができる。本発明の複数の実施形態は磁気記憶に組合せて記述してきたが、当業者は、本発明が、光および／または他のデータ読取専用および／またはリード・ライト・システムと組合せても使用可能であることを理解するであろう。当業者は今や先の記述から、本発明の複数の広範な教えが様々な形態で実施可能であることを理解するであろう。したがって、本発明が複数の特定の実例に関連して記述されてはきたが、複数の図面、明細書および次の複数の請求項を研究すれば、当業者には他の複数の修正が明白となるため、本発明の真の範囲はこれらによって限定されるものではない。
本発明は、詳細説明および次の複数の添付図面からさらに完全に理解されよう。
先行技術による一つの典型的なハード・ディスク・ドライブ・システム・オン・チップ（ＳＯＣ）の一つの機能的なブロック図である。
先行技術による一つの典型的なホスト装置の一つの機能的なブロック図である。
先行技術による一つのデスクトップＨＤＤ ＳＯＣの一つの機能的なブロック図である。
先行技術による一つの機能ＨＤＤ ＳＯＣの一つの機能的なブロック図である。
一つのオン・チップ・バッファを含み、追加的なバッファリングのためのホスト装置の揮発性メモリを使用する一つのハード・ディスク・ドライブＳＯＣの一つの典型的な実施形態の一つの機能的なブロック図である。
ハード・ドライブ・バッファ・データをホスト装置の揮発性メモリに記憶させ、それから取り出す一つの典型的な方法の複数のステップを示す一つのフローチャートである。
一つのデスクトップ適用において実施された一つのデスクトップ／業務用ＳＯＣの一つの典型的な実施形態の一つの機能的なブロック図である。
一つの業務用適用において実施された一つのデスクトップ／業務用ＳＯＣおよび一つのブリッジ・チップの一つの典型的な実施形態の一つの機能的なブロック図である。
デスクトップ適用において実施された図７のデスクトップ／業務用ＳＯＣの一つのさらに詳細なブロック図である。
図８の一つのデスクトップ／業務用ＳＯＣおよび一つのブリッジ・チップの一つのさらに詳細な機能的ブロック図である。
先行技術によるＦＩＦＯメモリおよびホスト・ベースド・バッファリングを備えた一つのＨＤＤ ＳＯＣの一つの機能的なブロック図である。
先行技術によるＦＩＦＯメモリおよびホスト・ベースド・バッファリングを備えた低コスト・パフォーマンスＨＤＤ ＳＯＣおよび高性能ＨＤＤ ＳＯＣの機能的ブロック図である。
先行技術によるＦＩＦＯメモリおよびホスト・ベースド・バッファリングを備えた低コスト・パフォーマンスＨＤＤ ＳＯＣおよび高性能ＨＤＤ ＳＯＣの機能的ブロック図である。
複数の低コスト適用のためのＤＲＡＭのようなスモール・ローカル・メモリを含み、一実施形態による一つの不能化ホスト・ベースド・バッファリング機能を有する一つのＨＤＤ ＳＯＣを図示する。
別の実施形態による、ＤＲＡＭのようなスモール・ローカル・メモリを含み、有能化ホスト・ベースド・バッファリング機能を有する複数の高性能／コスト適用一つのＨＤＤ ＳＯＣを図示する。
一つのＨＤＤ ＳＯＣ およびＤＲＡＭのような一つのスモール・ローカル・メモリを備えた一つのＭＣＭを図示する。
図１４と同じＨＤＤ ＳＯＣを使用する一つの業務用適用を図示する。

Claims (8)

  1. 一つのプロセッサ；
    前記プロセッサと通信する揮発性メモリ；および
    前記プロセッサおよび／または前記揮発性メモリの少なくとも一つと通信する一つの第一高速インタフェース；
    を含む一つのホスト装置と、
    前記第一高速インタフェースと通信する一つの第二高速インタフェース；
    前記第二高速インタフェースと通信する一つの記憶制御器；および
    前記記憶制御装置と通信する一つのバッファ
    を含む一つの記憶装置とを含むシステムであって、前記記憶装置が記憶関連バッファ・データを動作中に生成し、前記記憶制御器が選択的に前記記憶関連バッファ・データを前記バッファ中および／または前記ホスト装置の前記揮発性メモリの少なくとも一つの中に前記第一および第二高速インタフェースを介して記憶するシステム。
  2. 請求項１のシステムであって、前記第一および第二高速インタフェースが複数のシリアル・アドバンスド・テクノロジ・アタッチメント（ＡＴＡ）インタフェースを含むシステム。
  3. 請求項１のシステムであって、前記記憶装置がさらに、
    前記記憶制御器と通信する一つのプロセッサ；
    前記記憶制御器と通信する一つのスピンドル／ＶＣＭドライバ；および
    前記記憶制御器と通信する一つのリード／ライト・チャンネル回路
    を含むシステム。
  4. 請求項３のシステムであって、前記記憶装置がさらに一つの記憶アセンブリを含み、前記記憶アセンブリが、
    データを記憶する一つの記憶媒体；
    前記記憶媒体を回転させ、前記スピンドル／ＶＣＭドライバと通信する一つのスピンドル・モータ；および
    前記記憶媒体に対してデータを読み書きし、前記リード／ライト・チャンネル回路と通信する一つのリード／ライト・アーム
    を含むシステム。
  5. 請求項１のシステムであって、前記記憶装置が、一つのシステム・オン・チップとして実装されているシステム。
  6. 請求項１のシステムであって、前記記憶装置が、一つのマルチ・チップ・モジュールとして実装されているシステム。
  7. 請求項３のシステムであって、前記記憶装置が、一つのシステム・オン・チップとして実装されているシステム。
  8. 請求項３のシステムであって、前記記憶装置が、一つのマルチ・チップ・モジュールとして実装されているシステム。
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