JP2005527999A5 - - Google Patents

Claims (24)

1. 多数のデータビットを並列に符号化するための畳込み符号器であって、
   複数のＭデータビットを並列に受信するように動作する状態機械であって、状態機械の次の状態を示す値の組を与えるように構成された複数の並列レジスタをもち、次の状態が、Ｍデータビットと、状態機械の現在の状態を示すレジスタからの値の組との関数である状態機械と、
   状態機械に接続されていて、かつＭデータビットと、レジスタからの現在の状態の値の組とを受信し、それに応答して、複数のＭＲ符号ビットを生成するように動作する出力生成器とを含む畳込み符号器。
2. 出力生成器が、
   Ｍデータビットと、現在の状態の値の組とを受信して、それに応答して、第１の複数のＭＲ符号ビットを生成するように動作する第１の出力生成器と、
   Ｍデータビットと、現在の状態の値の組とを受信して、それに応答して、第２の複数のＭＲ符号ビットを生成するように動作する第２の出力生成器とを含み、
   第１の符号化段階において、第１の複数のＭＲ符号ビットが選択され、第２の符号化段階において、第２の複数のＭＲ符号ビットが選択され、状態機械が、第２の符号化段階の間は、既知の状態に設定される請求項１記載の畳込み符号器。
3. 既知の状態が、ゼロの値の組によって定められる請求項２記載の畳込み符号器。
4. 状態機械が、特定の多項式生成行列を実行するように構成されている請求項１記載の畳込み符号器。
5. 状態機械が、論理素子の組を含み、各論理素子が、Ｍデータビットをもつ選択されたものと、現在の状態の値の組をもつ選択されたものとに接続され、各論理素子が、レジスタの１つに接続された出力をもつ請求項１記載の畳込み符号器。
6. 状態機械および出力生成器が、８以上のデータビットを並列に受信し、符号化するように設計されている請求項１記載の畳込み符号器。
7. 複数の並列データビットを受信するように構成された第１の符号器であって、データビットの関数として、第１の組の符号ビットを生成するのに使用される複数の並列レジスタをもつ第１の符号器と、
   第１の組の符号ビットからのパンクチャされていない符号ビットの関数として、第２の組の符号ビットを生成するのに使用される複数の並列レジスタをもつ第２の符号器とを含む連結畳込み符号器。
8. 第１および第２の符号器の各々が、多項式生成行列を実行するように構成されている請求項７記載の連結畳込み符号器。
9. 第１の符号器が、並列データビットに対して動作して、その結果を、第１の符号器のレジスタに適用するように構成された入力論理をさらに含み、第２の符号器が、第１の組の符号ビットからのパンクチャされていない符号ビットに対して動作して、その結果を、第２の符号器のレジスタに適用するように構成された入力論理をさらに含む請求項７記載の連結畳込み符号器。
10. 第１の符号器が、第１の符号器のレジスタの出力から第１の組の符号ビットを生成するように配置された出力論理をさらに含み、第２の符号器が、第２の符号器のレジスタの出力から第２の組の符号ビットを生成するように配置された出力論理をさらに含む請求項７記載の連結畳込み符号器。
11. 第１の符号器と第２の符号器との間に接続されたインターリーバをさらに含む請求項７記載の連結畳込み符号器。
12. インターリーバがメモリを含み、メモリが、第１の組の符号ビットからのパンクチャされていない符号ビットを、メモリ内の連続する行へ記憶して、パンクチャされていない符号ビットを、メモリ内の転置された行から第２の符号器へ適用するように構成されている請求項１１記載の連結畳込み符号器。
13. インターリーバが、メモリと第２の符号器との間に接続された複数のマルチプレクサをさらに含み、マルチプレクサが、メモリ内の転置された行を選択するように構成されていて、パンクチャされていない符号ビットが、メモリから第２の符号器へ適用される請求項１２記載の連結畳込み符号器。
14. 複数の並列入力を受信するように構成された畳込み符号器であって、入力の関数として、符号ビットの組を生成するのに使用される複数の並列レジスタをもつ畳込み符号器と、
    外畳込み符号化動作中に、複数のデータビットを畳込み符号器の並列入力へ与えるように構成された入力インターフェイスと、
    外畳込み符号化動作中に、畳込み符号器から第１の組のパンクチャされていない符号ビットを記憶し、内畳込み符号化動作中に、第１の組のパンクチャされていない符号ビットを畳込み符号器の並列入力へ与えるように構成されたメモリと、
    内畳込み符号化動作中に、畳込み符号器から第２の組のパンクチャされていない符号ビットを受信し、第２の組のパンクチャされていない符号ビットを、符号化されたデータとして出力するように構成された出力インターフェイスとを含むデータ符号器。
15. メモリの書込みおよび読み出し動作のためのアドレスを生成するように構成されたアドレス生成器をさらに含む請求項１４記載のデータ符号器。
16. 連結畳込み符号化の方法であって、
    複数の並列データビットを受信することと、
    複数の並列レジスタを使用して、データビットの関数として第１の組の符号ビットを生成することと、
    複数の並列レジスタを使用して、第１の組の符号ビットからのパンクチャされていない符号ビットから、第２の組の符号ビットを生成することとを含む方法。
17. 第１および第２の組の符号ビットの生成が、同じ並列レジスタを共用する時間も含む請求項１６記載の方法。
18. 第１の組の符号ビットを生成するのに使用される並列レジスタが、第２の組の符号ビットを生成するのに使用される並列レジスタとは異なる請求項１６記載の方法。
19. 各第１および第２の組の符号ビットの生成が、多項式生成行列を実行することを含む請求項１６記載の方法。
20. 第１の組の符号ビットの生成が、入力論理を用いて、データビットに対して動作することと、その結果を、このような第１の組の符号ビットを生成するのに使用されるレジスタに適用することとをさらに含み、第２の組の符号ビットの生成が、入力論理を用いて、第１の組の符号ビットからのパンクチャされていない符号ビットに対して動作することと、その結果を、このような第２の組の符号ビットを生成するのに使用されるレジスタに適用することとを含む請求項１６記載の方法。
21. 第１の組の符号ビットの生成が、出力論理を用いて、このような第１の組の符号ビットを生成するのに使用されるレジスタの出力に対して動作することと、第２の組の符号ビットの生成が、出力論理を用いて、このような第２の組の符号ビットを生成するのに使用されるレジスタの出力に対して動作することとをさらに含む請求項１６記載の方法。
22. 第１の組の符号ビットからパンクチャされていない符号ビットをインターリーブし、第２の組の符号ビットが、インターリーブされたパンクチャされていない符号ビットから生成されることをさらに含む請求項１６記載の方法。
23. 第１の組の符号ビットからパンクチャされていない符号ビットをインターリーブすることが、第１の組の符号ビットからのパンクチャされていない符号ビットを、メモリ内の連続する行に記憶することと、メモリ内に記憶されたパンクチャされていない符号ビットを、転置された行から読み出すこととを含む請求項２２記載の方法。
24. メモリ内に記憶されたパンクチャされていない符号ビットを、転置された行から読み出すことが、メモリ内の行間で選択的に多重化することを含む請求項２３記載の方法。