KR101221670B1

KR101221670B1 - 병렬 구조를 갖는 트랜스 포트 채널 인코더

Info

Publication number: KR101221670B1
Application number: KR1020090114038A
Authority: KR
Inventors: 황수연; 김대호
Original assignee: 한국전자통신연구원
Priority date: 2009-11-24
Filing date: 2009-11-24
Publication date: 2013-01-14
Also published as: KR20110057576A

Abstract

트랜스 포트 채널 인코더가 개시된다. 순차적으로 동작하는 트랜스 포트 채널 인코더의 구조를 병렬 구조로 개선함으로써, 기존 인코더에서 발생하는 동작 지연 시간을 감소시키고, 코덱 시스템의 전체 성능을 향상시킨다.

Description

병렬 구조를 갖는 트랜스 포트 채널 인코더{Transport channel encoder with parallel structure}

기지국 및 단말 시스템에 구현되는 트랜스 포트 채널 인코더에 관한 것으로, 특히 인코더의 동작시간을 단축하기 위한 기술에 관한 것이다.

본 연구는 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다.[과제관리번호: 2006-S-001-04, 과제명: 4세대 이동통신용 적응 무선접속 및 전송 기술개발]

무선 통신에서는 채널 환경에 의해 고속, 고품질의 데이터 서비스가 저해된다. 이에 따라 데이터 송신에 있어서 신호의 왜곡이나 잡음의 영향을 줄이기 위해 트랜스 포트 채널 인코더가 널리 사용되고 있다. 그런데 고속의 데이터 송신을 위해서는 트랜스 포트 채널 인코더 역시 빠른 처리 동작이 요구된다. 그러나 현재 트랜스 포트 채널 인코더의 인코딩 방식은 내부적으로 데이터를 순차적으로 처리하는 방식이어서 인코더의 전체 처리 시간이 지연되어 고속의 데이터 송신을 위한 성능을 감소시키는 결과를 초래한다.

트랜스 포트 채널 인코더의 인코딩 처리 지연 시간을 줄이고자 함을 목적으로 한다.

전술한 기술적 과제를 달성하기 위한 트랜스 포트 채널 인코더는 병렬 구조로 인코딩 동작을 수행한다. 일 양상에 따라 트랜스 포트 채널 인코더는 입력 데이터인 트랜스 포트 블록에 에러정정코드를 첨부하는 에러정정코드 첨부부, 에러정정코드가 첨부된 트랜스 포트 블록을 코드 블록 단위로 분리하며 분리된 각 코드 블록에 에러정정코드를 첨부하는 코드 블록 분리 및 에러정정코드 첨부부, 에러정정코드가 첨부된 코드 블록들을 병렬 출력하는 병렬 처리부, 병렬 출력된 코드 블록들을 하나씩 입력받아 인코딩하는 다수의 인코딩부들, 인코딩부들로부터 출력된 코드 블록들을 하나씩 입력받아 인터리빙하는 다수의 서브 블록 인터리빙부들, 서브 블록 인터리빙부들로부터 출력된 코드 블록들을 하나씩 입력받아 레이트 매칭을 수행하는 다수의 레이트 매칭부들, 및 다수의 레이트 매칭부들로부터 출력된 코드 블록들을 연접하여 단일 데이터로 출력하는 코드 블록 연접부를 포함한다.

트랜스 포트 채널 인코더의 구조를 병렬 구조로 개선함으로써, 기존 순차 구조에서 발생하던 코드 블록 간의 지연 시간 및 코드 블록 인코딩 자체의 지연 시간을 감소시킬 수 있으며, 이에 따라 코덱 시스템의 전체 처리 속도를 향상시켜 성능 을 최대화시킬 수 있다.

전술한, 그리고 추가적인 본 발명의 양상들은 첨부된 도면을 참조하여 설명되는 바람직한 실시예들을 통하여 더욱 명백해질 것이다. 이하에서는 본 발명을 이러한 실시예를 통해 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 병렬 구조로 인코딩 동작을 수행하기 위한 트랜스 포트 채널 인코더의 블록도이다.

트랜스 포트 채널 인코더는 병렬 구조로 인코딩 동작을 수행한다. 이를 위해, 트랜스 포트 채널 인코더는 에러정정코드 첨부부(100), 코드 블록 분리 및 에러정정코드 첨부부(110), 병렬 처리부(120), 다수의 인코딩부들(130), 다수의 서브 블록 인터리빙부들(140), 다수의 레이트 매칭부들(150), 코드 블록 연접부(160)를 포함한다. 에러정정코드 첨부부(100)는 입력 데이터인 트랜스 포트 블록에 에러정정코드를 첨부한다. 일 실시예에 있어서, 에러정정코드는 CRC(Cyclic Redundancy Check) 값이다. 에러정정코드 첨부부(100)는 에러정정코드가 첨부된 트랜스 포트 블록을 출력하며, 출력된 트랜스 포트 블록은 코드 블록 분리 및 에러정정코드 첨부부(110)로 입력된다. 코드 블록 분리 및 에러정정코드 첨부부(110)는 입력된 트랜스 포트 블록을 코드 블록 단위로 분리시키며, 분리된 각 코드 블록에 에러정정코드를 첨부한다. 여기서 에러정정코드는 CRC 값일 수 있다. 위의 과정을 거쳐 생성된 각 코드 블록은 서로 독립적이며, 상호 의존성이 존재하지 않는다. 따라서 이 이후 과정에서는 코드 블록 단위로 병렬 처리가 가능하다. 이와 같은 병렬성을 이용하면, 도 1에 도시된 바와 같이 인코딩부(130), 서브 블록 인터리빙부(140) 및 레이트 매칭부(150)를 코드 블록 개수만큼 병렬 배치할 수 있다.

코드 블록 분리 및 에러정정코드 첨부부(110)는 에러정정코드가 첨부된 각각의 코드 블록을 출력하며, 출력된 코드 블록들은 병렬 처리부(120)로 입력된다. 병렬 처리부(120)는 코드 블록 분리 및 에러정정코드 첨부부(110)와 인코딩부들(130) 사이에 위치한다. 일 실시예에 있어서, 병렬 처리부(120)는 디멀티플렉서이다. 병렬 처리부(120)는 코드 블록 분리 및 에러정정코드 첨부부(110)로부터 출력되어 입력된 각 코드 블록이 올바른 인코딩부로 입력될 수 있도록 제어하는 역할을 수행한다. 즉, 병렬 처리부(120)는 도 2에 도시된 바와 같이, 코드 블록 0에 해당하는 데이터는 인코딩부 0(130)으로, 코드 블록 1에 해당되는 데이터는 인코딩부 1(130)로, 코드 블록 n-1에 해당되는 데이터는 인코딩부 n-1(130)로 입력되도록 제어한다. 각각의 인코딩부(130)는 입력된 코드 블록에 대해 인코딩을 수행한 후 출력한다. 여기서 인코딩은 터보 인코딩일 수 있다. 각각의 서브 블록 인터리빙부(140)는 각각의 인코딩부(130)에서 출력되어 입력된 코드 블록에 대해 인터리빙을 수행한 후 출력하며, 각각의 레이트 매칭부(150)는 각각의 서브 블록 인터리빙부(140)에서 출력되어 입력된 코드 블록에 대해 레이트 매칭을 수행한 후 코드 블록 연접부(160)로 출력한다.

코드 블록 연접부(160)는 레이트 매칭부들(150)로부터 병렬적으로 출력되는 코드 블록들을 연속된 하나의 데이터로 연접시키는 역할을 수행한다. 일 실시예에 있어서, 코드 블록 연접부(160)는 레이트 매칭부들(150)로부터 병렬적으로 출력된 각각의 코드 블록을 저장하기 위한 다수의 메모리들(161)과, 메모리(161)들에 저장된 코드 블록들을 하나의 데이터로 연접하여 출력하는 연접 출력부(162)를 포함한다. 여기서 연접 출력부(162)는 하나의 멀티플렉서일 수 있다. 즉, 도 3에 예시된 바와 같이, 레이트 매칭부들(150)로부터 병렬적으로 출력된 코드 블록들은 하나씩 메모리들(161)에 저장되며, 멀티플렉서(162)는 메모리들(161)에 저장된 코드 블록들을 수집하여 연속된 하나의 데이터 형태로 출력한다.

트랜스 포트 채널 인코더의 동작 지연 시간은 에러정정코드 첨부부(100), 코드 블록 분리 및 에러정정코드 첨부부(110), 및 인코딩부(130)에서 처리되는 데이터 비트 수에 밀접한 관계가 있다. 따라서 처리되는 데이터 비트 수가 클수록 병렬성이 증가되어 트랜스 포트 채널 인코더의 전체 처리 속도가 향상된다. 만일, 트랜스 포트 채널 인코더가 도 6과 같은 구조를 갖는다면, 하나의 코드 블록에 대한 인코딩 동작이 완료되어야만 다음 코드 블록에 대한 인코딩 동작을 수행할 수 있고, 터보 인코딩부(600), 서브 블록 인터리빙부(610), 레이트 매칭부(620), 및 코드 블록 연접부(630) 자체도 순차적으로 동작되기 때문에 많은 지연 시간을 가질 수밖에 없다. 즉, 코드 블록 단위로 터보 인코딩부(600), 서브 블록 인터리빙부(610), 레이트 매칭부(620), 및 코드 블록 연접부(630)가 동작되기 때문에, 도 7에 나타낸 바와 같이 하나의 코드 블록이 출력되고 다음 코드 블록이 출력될 시점까지는 많은 지연 시간이 발생된다. 결국 도 6과 같은 구조를 갖는 트랜스 포트 채널 인코더의 처리 시간은 지연될 수밖에 없으며, 이로 인해 결국 인코더 성능을 감소시키는 결과를 초래한다.

도 4는 도 1과 같은 구조를 갖는 트랜스 포트 채널 인코더에서 에러정정코드 첨부부(100), 코드 블록 분리 및 에러정정코드 첨부부(110), 및 인코딩부(130)에서 한 번에 처리하는 데이터 비트 수가 1비트인 경우의 코드 블록 출력 타이밍도를 보여준다. 도 4와 도 7을 비교할 볼 때, 도 4는 도 7에서 발생된 코드 블록 사이의 지연 시간이 제거되어 전체적으로 인코더의 처리 시간이 향상되었음을 확인할 수 있다. 나아가 도 1의 에러정정코드 첨부부(100), 코드 블록 분리 및 에러정정코드 첨부부(110), 및 인코딩부(130)에서 한 번에 처리하는 데이터 비트 수를 8비트로 확장할 경우, 도 5와 같이 처리 속도의 향상 효과를 얻을 수 있다. 도 5에서는 도 7에서 발생된 코드 블록 사이의 지연 시간이 제거되었을 뿐만 아니라, 도 4와 비교해서도 병렬성이 증가되어 전체 처리 속도가 많이 향상되었음을 확인할 수 있다. 이와 같이 병렬 구조를 갖는 트랜스 포트 채널 인코더의 동작 지연 시간은 에러정정코드 첨부부(100), 코드 블록 분리 및 에러정정코드 첨부부(110), 및 인코딩부(130)에서 처리되는 데이터 비트 수에 밀접한 관계가 있는데, 가장 최적의 비트 수는 8비트이다. 왜냐하면, 트랜스 포트 블록 및 코드 블록의 길이는 8의 배수로 구성되며, 8비트를 초과할 경우 구현 복잡도가 증가하기 때문이다.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 병렬 구조로 인코딩 동작을 수행하기 위한 트랜스 포트 채널 인코더의 블록도.

도 2는 도 1에 도시된 병렬 처리부의 동작 설명을 위한 참조도.

도 3은 도 1에 도시된 코드 블록 연접부의 동작 설명을 위한 참조도.

도 4는 도 1에 따른 트랜스 포트 채널 인코더에서 처리되는 데이터 비트 수를 1비트로 적용할 경우의 코드 블록 출력 타이밍도.

도 5는 도 1에 따른 트랜스 포트 채널 인코더에서 처리되는 데이터 비트 수를 8비트로 적용할 경우의 코드 블록 출력 타이밍도.

도 6은 순차적으로 동작되는 트랜스 포트 채널 인코더의 블록도.

도 7은 도 6에 따른 트랜스 포트 채널 인코더의 코드 블록 출력 타이밍도.

<도면의 주요부분에 대한 부호의 설명>

100 : 에러정정코드 첨부부 110 : 코드블록분리 및 에러정정코드 첨부부

120 : 병렬 처리부 130 : 인코딩부

140 : 서브 블록 인터리빙부 150 : 레이트 매칭부

160 : 코드 블록 연접부

Claims

삭제
트랜스 포트 채널 인코더에 있어서,

입력 데이터인 트랜스 포트 블록에 에러정정코드를 첨부하는 에러정정코드 첨부부;

상기 에러정정코드가 첨부된 트랜스 포트 블록을 코드 블록 단위로 분리하며, 분리된 각 코드 블록에 에러정정코드를 첨부하는 코드 블록 분리 및 에러정정코드 첨부부;

상기 에러정정코드가 첨부된 코드 블록들을 병렬 출력하는 병렬 처리부;

상기 병렬 출력된 코드 블록들을 하나씩 입력받아 인코딩하는 다수의 인코딩부들;

상기 인코딩부들로부터 출력된 코드 블록들을 하나씩 입력받아 인터리빙하는 다수의 서브 블록 인터리빙부들;

상기 서브 블록 인터리빙부들로부터 출력된 코드 블록들을 하나씩 입력받아 레이트 매칭을 수행하는 다수의 레이트 매칭부들; 및

상기 다수의 레이트 매칭부들로부터 출력된 코드 블록들을 연접하여 단일 데이터로 출력하는 코드 블록 연접부;

를 포함하는 것을 특징으로 하는 트랜스 포트 채널 인코더.
제2항에 있어서,

상기 병렬 처리부는 디멀티플렉서임을 특징으로 하는 트랜스 포트 채널 인코더.
제3항에 있어서, 상기 코드 블록 연접부는 :

상기 코드 블록 연접부는 상기 코드 블록들 각각을 저장하기 위한 병렬 연결된 다수의 메모리들과;

상기 메모리들에 저장된 코드 블록들을 연접하여 출력하는 연접 출력부;

를 포함하는 것을 특징으로 하는 트랜스 포트 채널 인코더.
제4항에 있어서,

상기 연접 출력부는 멀티플렉서임을 특징으로 하는 트랜스 포트 채널 인코더.
제2항에 있어서,

상기 에러정정코드 첨부부, 상기 코드 블록 분리 및 에러정정코드 첨부부, 및 상기 인코딩부들에서 한번에 처리되는 데이터 비트 수는 8비트임을 특징으로 하 는 트랜스 포트 채널 인코더.