KR20110068103A

KR20110068103A - Ｈａｒｑ를 지원하는 데이터 디레이트 매처 및 방법

Info

Publication number: KR20110068103A
Application number: KR1020090124941A
Authority: KR
Inventors: 김남일; 김대호
Original assignee: 한국전자통신연구원
Priority date: 2009-12-15
Filing date: 2009-12-15
Publication date: 2011-06-22
Also published as: US8356225B2; KR101269901B1; US20110145669A1

Abstract

본 발명은 HARQ를 지원하는 데이터 디레이트 매처 및 방법에 관한 것이다. 즉, 본 발명에서는 3GPP LTE 및 LTE Advanced 시스템에서 터보 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 전송되는 데이터의 길이에 따라 서브블록 인터리버에서 발생되는 더미비트 및 HARQ 전송에 따른 리던던시 버전번호 rv에 대해 수신단의 복호부에서 단순화된 파라미터 생성에 따른 메모리 주소발생장치를 통한 비트 분리 과정을 통해 신호처리를 수행하고, 이에 대하여 복잡한 디인터리빙 과정을 거치고 않고 디코딩을 수행하도록 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서의 하드웨어 처리 시간을 줄이고, 하드웨어 구현 및 제어 신호 구조를 간략하게 한다.

HARQ, redundancy, 더미비트, 인터리버, 터보 부호화, 주소발생, 디레이트

Description

ＨＡＲＱ를 지원하는 데이터 디레이트 매처 및 방법{DATA DERATE MATCHER CAPABLE OF PROVIDING HARQ AND METHOD THEREOF}

본 발명은 3GPP LTE 및 3GPP LTE Advanced 시스템에서 HARQ(Hybrid Automatic Repeat reQuest) 전송에 관한 것으로, 특히 HARQ 전송과 관련하여 수신 데이터의 채널 복호화(channel decoding) 과정에서 보다 효율적으로 디레이트 매칭(derate matching)을 수행할 수 있도록 하는 HARQ를 지원하는 데이터 디레이트 매처(derate matcher) 및 방법에 관한 것이다.

본 발명은 지식경제부의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-001-04, 과제명: 4세대 이동통신용 적응 무선접속 및 전송 기술개발].

일반적으로, 3GPP LTE(long term evolution) 시스템의 송신단 데이터 부호화 과정에서, HARQ 전송 데이터는 터보 부호화(turbo coding)가 수행되며, 터보 부호화된 데이터의 길이와 무선 전송(wireless transmission)에 요구되는 데이터 길이 의 정합을 위하여 레이트 매처(rate matcher)에서 데이터 레이트 매칭을 수행한다. 또한, 수신단 데이터 복호화 과정에서는 그 역으로 무선 전송에서 수신된 데이터의 길이와 터보 복호기 입력 데이터 길이와의 데이터 길이의 정합을 위하여 디레이트 매처(derate matcher)에서 데이터 디 레이트 매칭을 수행한다.

도 1은 종래 3GPP LTE 시스템의 터보 부호화 데이터의 레이트 매처의 구성을 도시한 것이다.

터보 부호화 레이트 매처(rate matcher)(100)는 채널 인코더의 입력 비트 수를 물리 채널(physical channel)로 매핑(mapping)된 물리채널(예, PUSCH, PDSCH)의 총 비트 수와 정합하는 기능을 수행한다. 레이트 매처(100)의 기능은 HARQ의 redundancy version(rv) 파라미터(parameter)에 의해서 제어된다. 여기서 rv는 0,1,2,3중 하나의 값을 갖는다.

도 1을 참조하면, 터보 부호화 데이터에 대한 레이트 매처(100)는 3개의 정보 비트 스트림(bit stream) d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k 에 대한 서브블록 인터리버(sub-block interleaver)(102, 104, 106)와 버퍼부(virtual circular buffer)(108) 및 비트 선택부(bit selection and pruning)(110)를 포함한다.

입력된 비트 스트림 d⁽ⁱ⁾k 는 서브블록 인터리버(102, 104, 106)를 통과하여 v⁽ⁱ⁾k (k = 0,1,…,K_Π)가 되고, 인터리빙된 데이터 스트림은 버퍼부(108)에 일시 저장된 후, 비트 선택부(110)를 통하여 출력 비트 크기에 따라서, 비트가 선택되어 터보 코딩된 비트 스트림 e_k로 출력된다. (여기서 i = 0,1,2)

이하, 각 구성요소에서의 동작을 좀더 상세히 설명하기로 한다.

먼저 서브블록 인터리버(102, 104, 106)에서 동작을 살펴보면,

-서브블록 인터리버의 입력비트는 d⁽ⁱ⁾0, d⁽ⁱ⁾1, d⁽ⁱ⁾2, … , d⁽ⁱ⁾D-1 와 같이되며, 여기서 D는 입력 비트 수 이고, i=0, 1, 2 이다.

-서브블록 인터리버의 출력비트는 : v⁽ⁱ⁾0, v⁽ⁱ⁾1, v⁽ⁱ⁾2, … , v⁽ⁱ⁾K_Π-1 과 같이되며, 여기서 K_Π는 아래에서 정의되며, i=0, 1, 2 이다.

-서브블록 인터리버의 출력 비트 시퀀스는 아래와 같이 유도된다.

(1)행렬(matrix)의 컬럼(column) 개수 할당 : C_subblock=32, 행렬 컬럼 번호는 좌에서 우측으로 0, 1, 2,…, C_subblock-1 이다.

(2)다음 조건을 만족하는 최소 정수 R_subblock계산 that : D≤(R_subblock×C_subblock), 직사각형 행렬 로우(rectangular matrix row) 번호는 상단에서 하단으로 0, 1, 2, …, R_subblock-1이다.

(3)만일 (R_subblock×C_subblock)>D 이면, N_D=(R_subblock×C_subblock-D) 인 더미비트(dummy bits)가 추가됨. 즉, y_k=<NULL>, k=0, 1, …, N_D-1. 그리고, 입력 비트 시퀀스를 아래의 [수학식 1]에서와 같은 (R_subblock×C_subblock) 행렬에 기록한다.

즉, y_ND+k=d⁽ⁱ⁾k, k=0, 1, …, D-1, 이때 로우(row) 0의 컬럼(column) 0 내에 있는 비트 y₀에서 시작하여 row by row 로 한다:

d⁽⁰⁾k 및 d⁽¹⁾k의 경우 :

(4) [표 1]의

을 기반으로 하여 행렬의 인터-컬럼 교환(inter-column permutation)을 수행한다.

여기서 P(j)는 j-번째 교환된 컬럼(permutated column)의 원래 컬럼 위치(original column position)이다. 컬럼 교환(column permutation) 이후에, 인터-컬럼 교환된 (R_subblock ×C_subblock) 행렬은 아래의 [수학식 2]에서와 같다.

(5) 서브블록 인터리버의 출력(output)은 인터-컬럼 교환된 (R_subblock ×C_subblock) 행렬을 column by column으로 읽어서 생성된다. 서브블록 인터리빙(interleaving) 이후의 비트는 v⁽ⁱ⁾0, v⁽ⁱ⁾1, v⁽ⁱ⁾2, … , v⁽ⁱ⁾K_Π-1이다. 여기서, v⁽ⁱ⁾0는 y_P(0), v⁽ⁱ⁾1은

그리고 K_Π=(R_subblock ×C_subblock)이다.

d⁽²⁾k의 경우 :

(6) 서브블록 인터리버의 출력은 v⁽ⁱ⁾0, v⁽ⁱ⁾1, v⁽ⁱ⁾2, … , v⁽ⁱ⁾K_Π-1이다. 여기서 v⁽²⁾k=y_π(k)이며,

이다.

[표 1] 서브블록 인터리버의 인터-컬럼 교환 패턴

다음으로, 버퍼부(108) 및 비트 선택부(110)에서의 동작을 살펴보면,

-길이 K_W=3K_Π인 써큘러 버퍼의 생성 :

레이트 매칭 출력 시퀀스 길이(rate matching output sequence length) : E

소프트 버퍼 사이즈(soft buffer size) : N_cb(예, N_cb=K_W)

레이트 매칭 출력 비트 시퀀스(rate matching output bit sequence) : e_k, k=0, 1, …, E-1

HARQ 리던던시 버전번호(redundancy version number) : rv_idx(rv_idx= 0, 1, 2 or 3)

레이트 매처 비트 선택(rate matcher bit selection)의 시작 위치 K₀를 아래의 [수학식 3]에서와 같이 계산한다.

위와 같이, 비트 선택된 데이터에 대해 레이트 매처(100)에서의 출력 데이터 전송은 아래의 [수학식 4]에서와 같이 이루어진다.

상기한 바와 같이 종래 HARQ를 지원하는 터보 부호화 데이터의 레이트 매칭 과정에서는 입력 데이터 길이 D에 대하여 더미비트(dummy bits)를 고려해야 하며, 또한 HARQ 리던던시 버전번호 rv에 대한 레이트 매처의 시작 위치 K₀을 고려해야 한다. 또한 시스티메틱(systematic) 데이터 시퀀스(data sequence) S와 패리티(parity) 데이터의 시퀀스 P1 및 P2에 대한 전송 위치가 고려되어야 한다.

그러나, 위와 같이 종래 HARQ를 지원하는 터보 부호화 데이터의 레이트 매칭 과정에서 고려되는 더미비트, 리던던시 버전번호 rv 시작위치 K₀등의 요소는 수신 단의 복호부의 디레이트 매처에서도 동일하게 고려되어함에 따라 디레이트 매처에서의 동작이 복잡하게 되어, 이를 위한 디레이트 매처의 하드웨어 구성 또한 복잡하게 설계되어야 하는 문제점이 있었다.

따라서, 본 발명은 3GPP LTE 시스템의 HARQ 기능을 지원하는 터보 보호화된 데이터의 송수신에 있어서, 데이터 복호부에서 수신 데이터의 무선 전송 수신 데이터를 터보 복호기로 입력하기 위하여 사용되는 효율적인 데이터 디레이트 매처 및 방법을 제공하고자 한다.

또한, 본 발명에서는 디레이트 매처의 서브 블록 인터리버 동작에 요구되는 더미비트와 관련되어 부가적인 처리 시간이 요구되지 않고, HARQ 리던던시 버전번호 rv 값에 따라서 데이터 처리부를 간략하게 하여 하드웨어 구현을 용이하게 하는 데이터 디레이트 매처 및 방법을 제공하고자 한다.

상술한 본 발명은 HARQ를 지원하는 데이터 디 레이트 매처로서, 입력 비트열(e_k)의 비트를 분리하기 위한 제어 파라미터를 생성하는 제어 파라미터 생성부와, 상기 입력 비트열(e_k)의 각 비트에 대해 상기 제어 파라미터와의 모듈러스 연산을 통해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리 출력하는 비트 분리부와, 상기 비트 분리부를 통해 출력되는 각 비트열의 데이터에 대해 디 인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기와, 상기 주소 발생기로부터 통해 지 정되는 주소의 데이터를 순차적으로 입력하여 디코딩 데이터로 출력하는 서브블록 디 인터리버를 포함한다.

또한, 상기 주소 발생기는, v⁽⁰⁾k, v⁽¹⁾k의 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 것을 특징으로 한다.

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값

또한, 상기 주소 발생기는, v⁽²⁾k 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 것을 특징으로 한다.

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값

또한, 상기 디 레이트 매처는, 상기 서브 블록 인터리버와 상기 비트 분리부 사이에 연결되며, 상기 비트 분리부로부터 출력되는 각 비트열 데이터를 분리하여 저장하는 버퍼부를 더 포함하는 것을 특징으로 한다.

또한, 상기 제어 파라미터 생성부는, 상기 입력 비트열의 시작 위치를 지정하는 Kstart와 상기 입력 비트열의 스위칭 시점을 지정하는 Kswitch의 제어 파라미터를 생성하는 것을 특징으로 한다.

또한, 본 발명은 HARQ를 지원하는 데이터 디 레이트 매처에서 디 레이트 매칭방법으로서, 입력 비트열(e_k)의 비트를 분리하기 위한 제어 파라미터를 생성하는 단계와, 상기 입력 비트열(e_k)의 각 비트에 대해 상기 제어 파라미터와의 모듈러스 연산을 통해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 단계와, 상기 분리된 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디 인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 단계와, 상기 각 비트열 데이터에서 상기 생성된 주소에 대응되는 데이터를 순차적으로 입력하여 디코딩 데이터로 출력하는 단계를 포함한다.

또한, 상기 주소(j)를 생성하는 단계에서, v⁽⁰⁾k, v⁽¹⁾k의 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 것을 특징으로 한다.

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값

또한, 상기 주소(j)를 생성하는 단계에서, v⁽²⁾k 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 것을 특징으로 한다.

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값

또한, 상기 제어 파라마터는, 상기 입력 비트열의 시작 위치를 지정하는 Kstart와 상기 입력 비트열의 스위칭 시점을 지정하는 것을 특징으로 한다.

본 발명은 3GPP LTE 및 LTE Advanced 시스템에서 터보 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 전송되는 데이터의 길이에 따라 서브블록 인터리버에서 발생되는 더미비트 및 HARQ 전송에 따른 리던던시 버전번호 rv에 대해 수신단의 복호부에서 단순화된 파라미터 생성에 따른 메모리 주소발생장치를 통한 비트 분리 과정을 통해 신호처리를 수행하고, 이에 대하여 복잡한 디인터리빙 과정을 거치고 않고 디코딩을 수행하도록 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서의 하드웨어 처리 시간을 줄일 수 있는 이점이 있다. 또한 디레이트 매처의 하드웨어 구현 및 제어 신호 구조를 간략하게 할 수 있는 이점이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

도 2는 본 발명의 실시 예에 따른 디레이트 매처의 상세 블록 구성을 도시한 것으로, 본 발명의 디레이트 매처(200)는 입력 비트열(ek)의 비트를 분리하기 위한 제어 파라미터를 생성하는 제어 파라미터 생성부(201)와, 입력 비트열(ek)의 각 비트에 대해 제어 파라미터와의 모듈러스(modulus) 연산을 통해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리 출력하는 비트 분리부(bit separation)(204)와, 비트 분리부(204)를 통해 출력되는 각 비트열의 데이터에 대해 디 인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기(220, 222, 224)와, 비트 분리부(204)로부터 출력되는 각 비트열 데이터(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)를 분리하여 저장하는 버퍼부(206)와, 주소 발생기(220, 222, 224)로부터 통해 지정되는 주소의 데이터를 순차적으로 입력하여 디코딩 데이터로 출력하는 서브블록 디인터리버(sub-block de-interleaver)(214, 216, 218)를 포함한다.

이하, 도 2를 참조하여 본 발명의 디레이트 매처(200)의 각 부에서의 동작을 상세히 설명하기로 한다.

먼저, 비트 분리부(204)는 디레이트 매처(200)로 입력되는 E개의 입력 비트열 e_k에 대하여 비트 분리를 수행한다.

이때, 비트 분리부(204)의 비트 분리 과정에서는 본 발명의 실시 예에 따라 더미 데이터의 개수가 계산되지 않고, E개의 비트열에 대하여 각각 D개씩 v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k로 비트열 분리가 수행된 후, 각각의 서브블록 디인터리버(214, 216, 218)에서 디인터리버되어 각각 d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k로 출력된다. 즉, 더미비트에 대한 고려는 서브블록 디인터리버(214, 216, 218)에서 수행되므로, 더미비트 처리를 위한 추가적인 데이터 비트 처리 시간이 요구되지 않게 된다.

비트 분리부(204)는 제어 파라미터 생성부(parameter generator)(201)에서 입력되는 Kstart 및 Kswitch를 이용하여 비트 분리를 수행한다.

3GPP LTE 시스템의 터보 부호화 레이트 매처의 더미비트수 N_D는 {4, 12, 20, 28} 중의 하나의 값을 가지며, 리던던시 버전번호 rv 값은 {0, 1, 2, 3} 중 하나의 값을 가지므로, 제어 파라미터 생성부(201)는 위 더미비트수 N_D와 리던던시 버전번호 rv 값에 따라 아래의 표 1과 표 2에서와 같이 Kstart 및 Kswitch 파라미터값을 생성하여 비트 분리부(204)로 제공하게 된다. 이때, 표 1, 표 2에서 사용되는 R은 서브블록 디인터리버(214, 216, 218)의 로우(row)값을 의미한다.

[표 1]

N_Drv	0	1	2	3
4	2R-1	26R-4	50R-8	74R-10
12	2R-1	26R-10	50R-20	74R-30
20	2R-2	26R-17	50R-32	74R-48
28	2R-2	26R-23	50R-44	74R-66

[표 2]

N_D	Kswitch
4	3D-16R+2
12	3D-12R+4
20	3D-14R+8
28	3D-10R+8

도 3은 본 발명의 실시 예에 따른 비트 분리부(204)에서 입력 비트열을 분리 시키는 동작 제어 흐름을 도시한 것이다.

위 도 3을 참조하면, 비트 분리부(204)는 (S300)단계에서 각 비트열의 데이터 수 D, 서브블록 디인터리버(214, 216, 218)의 로우값 R, 제어 파라미터 생성부(201)에서 제공되는 Kstart, Kswitch 값과 입력 비트열의 데이터 수 E 등의 파라미터 값을 수신하여 비트 분리 수행을 위한 파라미터를 설정하고, (S302)단계에서 k=0∼E-1까지 입력 비트열 e_k에 대해여 비트 분리 과정을 수행하게 된다.

즉, 위와 같이, 파라미터(parameter) 설정이 완료되면, 비트 분리부(204)는 먼저 (S304)단계에서 (k+Kstart)% 3D 값과 D의 값을 비교하여 (k+Kstart)% 3D 값이 D의 값보다 작은 경우 (S306)단계에서 버퍼부(206)내 데이터 메모리0(208)의 (k+Kstart)% 3D의 주소에 입력 데이터 ek를 저장한다. 이때, 연산자 '%'은 모듈러스 연산을 의미한다.

그러나, (k+Kstart)% 3D 값이 D의 값보다 크거나 같은 경우 비트 분리부(204)는 (S304)단계에서 (S308)단계로 진행해서 (k+Kstart) % 3D 값과 Kswitch의 값을 비교하여 (k+Kstart)% 3D 값이 Kswitch 보다 작은 경우, (S310)단계로 진행하고, (k+Kstart)% 3D 값이 Kswitch 보다 크거나 같은 경우에는 (S316)단계로 진행한다.

위와 같이, (k+Kstart)% 3D 값이 Kswitch 보다 작은 경우 비트 분리부(204)는 (S310)단계에서 ((k+Kstart) % 3D-D)%2 값이 0인지 1인지를 검사하고, ((k+Kstart) % 3D-D)%2 = 0인 경우에는 (S312)단계에서 버퍼부(206)내 데이터 메모 리1(210)의 ((k+Kstart) % 3D-D)/2 의 주소에 입력 데이터 ek를 저장한다.

그러나, ((k+Kstart) % 3D-D)%2 = 1 인 경우 비트 분리부(204)는 (S314)단계에서 버퍼부(206)내 데이터 메모리2(212)의 ((k+Kstart) % 3D-D)/2의 주소에 입력 데이터 ek를 저장한다.

한편, (S308)단계에서의 비교결과, (k+Kstart)% 3D 값이 Kswitch 보다 크거나 같은 경우 비트 분리부(204)는 (S316)단계로 진행해서 ((k+Kstart) % 3D-D)%2의 값이 0인지 1인지 여부를 검사한다.

검사결과, ((k+Kstart) % 3D-D)%2 = 1인 경우 비트 분리부(204)는 (S318)단계로 진행해서 버퍼부(206)내 데이터 메모리1(210)의 ((k+Kstart) % 3D-D)/2 의 주소에 입력 데이터 ek를 저장한다.

그러나 이와 달리, ((k+Kstart) % 3D-D)%2 = 0 인 경우 비트 분리부(204)는 (S320)단계로 진행해서 버퍼부(206)내 데이터 메모리2(212)의 ((k+Kstart) % 3D-D)/2 의 주소에 입력 데이터 ek를 저장한다.

위와 같은 도 3의 비트 분리 과정을 통해 입력 비트열 e_k의 데이터가 세종류의 v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k 데이터로 분리되어 버퍼부(206)내 데이터 메모리0(208), 데이터 메모리1(210), 데이터 메모리2(212)에 각각 저장된다.

그러면, 서브블록 디인터리버(214, 216, 218)는 내부에 구현되는 주소 발생기(220, 222, 224)를 이용하여 비트 분리부(204)로부터 출력되는 각 비트열의 데이터에 대해 디 인터리버시 사용될 유효한 데이터의 주소(j)를 생성한 후, 버퍼 부(206)내 각각의 대응되는 데이터 메모리0(208), 데이터 메모리1(210), 데이터 메모리2(212)에 저장된 데이터에 대해 주소 발생기(220, 222, 224)로부터 지정되는 주소의 데이터를 순차적으로 읽어들여 디코딩 데이터로 출력함으로서, 간단하게 디인터리빙 동작을 수행하게 된다.

이하에서는 서브블록 디인터리버(214, 216, 218)에서 버퍼부(206)에 저장된 데이터에 대해 디인터리버를 수행하는 동작을 상세히 설명하기로 한다.

서브블록 디인터리버(214, 216, 218)에서는 데이터 메모리0(data memory)(208), 데이터 메모리1(210), 데이터 메모리2(212)에 저장된 각각 D개의 비트열 데이터 v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k에 대하여 아래의 수식을 통하여 각각의 D개의 d⁽⁰⁾k, d⁽¹⁾k, d⁽²⁾k로 출력시키게 된다.

먼저, i가 0, 1에 대하여 d⁽ⁱ⁾k= v⁽ⁱ⁾k 이며, 여기서 비트 분리 출력은 열이며, k=0∼D-1이다.

는 N_D값 4, 12, 20, 28에 대하여 각각 0, 1, 2, 3이다. 이와 같은 조건에서 주소 발생기(220, 222, 224)로부터 생성되는 주소(j)는 아래의 [수학식 5]에서와 같이 생성된다.

여기서, N_D= (R_subblock ×C_subblock-D) 이며, R은 서브블록 디인터리버(214, 216, 218)의 로우값이다. a % b 는 a를 b로 나눈 나머지를 의미한다. 또한, P1[32]={0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30, 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31}이다.

Deint_Perm1[4][32]=

이다.

다음으로 i가 2에 대하여 d⁽ⁱ⁾k= v⁽ⁱ⁾k 이며, 여기서 비트 분리 출력은 열이다. k=0∼D-1,

는 N_D값 4, 12, 20, 28에 대하여 각각 0, 1, 2, 3이다. 이와 같은 조건에서 주소 발생기(220, 222, 224)로부터 생성되는 주소(j)는 아래의 [수학식 6]에서와 같이 생성된다.

여기서, N_D= (R_subblock ×C_subblock-D) 이며, R은 서브블록 디인터리버(214, 216, 218)의 로우값이다. 또한, P1[32]={0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30, 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31}이다.

Deint_Perm1[4][32]=

상기한 바와 같이, 본 발명에서는 3GPP LTE 및 LTE Advanced 시스템에서 터보 부호화되어 전송되는 데이터의 디레이트 매처 및 방법에 있어서, 전송되는 데이터의 길이에 따라 서브블록 인터리버에서 발생되는 더미비트 및 HARQ 전송에 따른 리던던시 버전번호 rv에 대해 수신단의 복호부에서 단순화된 파라미터 생성에 따른 메모리 주소발생장치를 통한 비트 분리 과정을 통해 신호처리를 수행하고, 이에 대하여 복잡한 디인터리빙 과정을 거치고 않고 디코딩을 수행하도록 서브블록 디인터리버를 구현함으로써, 수신단 디레이트 매처에서의 하드웨어 처리 시간을 줄이고, 하드웨어 구현 및 제어 신호 구조를 간략하게 한다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

도 1은 종래 터보 부호화 데이터의 레이트 매처의 블록 구성도,

도 2는 본 발명의 실시 예에 따른 터보 부호화 데이터의 디레이트 매처의 블록 구성도,

도 3은 본 발명의 실시 예에 따른 디레이트 매처에서 비트 분리 동작 제어 흐름도.

<도면의 주요 부호에 대한 간략한 설명>

201 : 파라미터 생성부 204 : 비트 분리부

206 : 비트 분리부 208 : 데이터 메모리0

210 : 데이터 메모리1 212 : 데이터 메모리2

214 : 서브블록 디인터리버 220 : 주소발생기

Claims

HARQ를 지원하는 데이터 디레이트 매처로서,

입력 비트열(e_k)의 비트를 분리하기 위한 제어 파라미터를 생성하는 제어 파라미터 생성부와,

상기 입력 비트열(e_k)의 각 비트에 대해 상기 제어 파라미터와의 모듈러스 연산을 통해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리 출력하는 비트 분리부와,

상기 비트 분리부를 통해 출력되는 각 비트열의 데이터에 대해 디인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 주소 발생기와,

상기 주소 발생기로부터 통해 지정되는 주소의 데이터를 순차적으로 입력하여 디코딩 데이터로 출력하는 서브블록 디인터리버

를 포함하는 HARQ를 지원하는 데이터 디레이트 매처.
제 1 항에 있어서,

상기 주소 발생기는,

v⁽⁰⁾k, v⁽¹⁾k의 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 HARQ를 지원하는 데이터 디레이트 매처.

[수학식]

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값
제 2 항에 있어서,

더미비트수가 32인 경우의 상기 P1[32]의 행렬값은,

{0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30, 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31} 인 HARQ를 지원하는 데이터 디레이트 매처.
제 2 항에 있어서,

상기 Row값이 4고, 더미비트수가 32인 경우의 상기 Deint_Perm1[4][32]의 행렬값은,

인 HARQ를 지원하는 데이터 디레이트 매처.
제 1 항에 있어서,

상기 주소 발생기는,

v⁽²⁾k 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 HARQ를 지원하는 데이터 디레이트 매처.

[수학식]

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값
제 5 항에 있어서,

더미비트수가 32인 경우의 상기 P1[32]의 행렬값은,

{0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30, 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31} 인 HARQ를 지원하는 데이터 디레이트 매처.
제 5 항에 있어서,

상기 Row값이 4고, 더미비트수가 32인 경우의 상기 Deint_Perm1[4][32]의 행렬값은,

인 HARQ를 지원하는 데이터 디레이트 매처.
제 1 항에 있어서,

상기 디 레이트 매처는,

상기 서브 블록 인터리버와 상기 비트 분리부 사이에 연결되며, 상기 비트 분리부로부터 출력되는 각 비트열 데이터를 분리하여 저장하는 버퍼부를 더 포함하는 HARQ를 지원하는 데이터 디레이트 매처.
제 1 항에 있어서,

상기 제어 파라미터 생성부는,

상기 입력 비트열의 시작 위치를 지정하는 Kstart와 상기 입력 비트열의 스위칭 시점을 지정하는 Kswitch의 제어 파라미터를 생성하는 HARQ를 지원하는 데이터 디레이트 매처.
제 9 항에 있어서,

상기 Kstart는,

상기 입력 비트열의 더미비트수(N_D)가 (4, 12, 20, 28)중 하나의 값을 가지고, rv(redundancy version) 값이 (0, 1, 2, 3) 중 하나의 값을 가지는 경우 아래의 [표]와 같이 설정되는 HARQ를 지원하는 데이터 디레이트 매처.

N_Drv 0 1 2 3 4 2R-1 26R-4 50R-8 74R-10 12 2R-1 26R-10 50R-20 74R-30 20 2R-2 26R-17 50R-32 74R-48 28 2R-2 26R-23 50R-44 74R-66

R : 서브블록 디 인터리버의 Row 값

D : 각 비트열의 데이터 수
제 9 항에 있어서,

상기 Kswitch는,

상기 입력 비트열의 더미비트수(N_D)가 (4, 12, 20, 280중 하나의 값을 가지는 경우 아래의 [표]와 같이 설정되는 HARQ를 지원하는 데이터 디레이트 매처.

N_D Kswitch 4 3D-16R+2 12 3D-12R+4 20 3D-14R+8 28 3D-10R+8

R : 서브블록 디 인터리버의 Row 값

D : 각 비트열의 데이터 수
제 1 항에 있어서,

상기 입력 비트열에 포함되는 더미 비트 수는,

4개, 12개, 20개 또는 28개 중 하나로 설정되는 HARQ를 지원하는 데이터 디레이트 매처.
제 1 항에 있어서,

상기 입력 비트열은,

터보 코딩된 데이터인 HARQ를 지원하는 데이터 디레이트 매처.
HARQ를 지원하는 데이터 디 레이트 매처에서 디레이트 매칭방법으로서,

입력 비트열(e_k)의 비트를 분리하기 위한 제어 파라미터를 생성하는 단계와,

상기 입력 비트열(e_k)의 각 비트에 대해 상기 제어 파라미터와의 모듈러스 연산을 통해 세 종류의 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)로 분리하는 단계와,

상기 분리된 각 비트열(v⁽⁰⁾k, v⁽¹⁾k, v⁽²⁾k)의 데이터에 대해 디 인터리버시 사용될 유효한 데이터의 주소(j)를 생성하는 단계와,

상기 각 비트열 데이터에서 상기 생성된 주소에 대응되는 데이터를 순차적으로 입력하여 디코딩 데이터로 출력하는 단계

를 포함하는 HARQ를 지원하는 데이터 디레이트 매칭방법.
제 14 항에 있어서,

상기 주소(j)를 생성하는 단계에서,

v⁽⁰⁾k, v⁽¹⁾k의 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 HARQ를 지원하는 데이터 디레이트 매칭방법.

[수학식]

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값
제 14 항에 있어서,

상기 주소(j)를 생성하는 단계에서,

v⁽²⁾k 비트열 데이터에 대해서는 아래와 같은 수학식을 이용하여 각 비트열의 데이터를 지정하는 주소(j)를 생성하는 HARQ를 지원하는 데이터 디레이트 매칭방법.

[수학식]

R : 서브블록 디인터리버의 Row 값

N_D : 더미비트의 수

N_{D_idx} : N_D의 인덱스값

P1 : 더미비트에 대한 행렬연산값

D : 각 비트열의 데이터 수

k : 1∼ D-1 까지의 자연수

Deint_Perm1 : 더미비트와 Row를 조합한 행렬연산값
제 14 항에 있어서,

상기 제어 파라마터는,

상기 입력 비트열의 시작 위치를 지정하는 Kstart와 상기 입력 비트열의 스위칭 시점을 지정하는 Kswitch 인 HARQ를 지원하는 데이터 디레이트 매칭방법.
제 17 항에 있어서,

상기 Kstart는,

상기 입력 비트열의 더미비트수(N_D)가 (4, 12, 20, 28)중 하나의 값을 가지고, rv(redundancy version) 값이 (0, 1, 2, 3) 중 하나의 값을 가지는 경우 아래의 [표]와 같이 설정되는 HARQ를 지원하는 데이터 디레이트 매칭방법.

N_Drv 0 1 2 3 4 2R-1 26R-4 50R-8 74R-10 12 2R-1 26R-10 50R-20 74R-30 20 2R-2 26R-17 50R-32 74R-48 28 2R-2 26R-23 50R-44 74R-66

R : 서브블록 디 인터리버의 Row 값

D : 각 비트열의 데이터 수
제 17 항에 있어서,

상기 Kswitch는,

상기 입력 비트열의 더미비트수(N_D)가 (4, 12, 20, 28)중 하나의 값을 가지는 경우 아래의 [표]와 같이 설정되는 HARQ를 지원하는 데이터 디레이트 매칭방법.

N_D Kswitch 4 3D-16R+2 12 3D-12R+4 20 3D-14R+8 28 3D-10R+8

R : 서브블록 디 인터리버의 Row 값

D : 각 비트열의 데이터 수
제 14 항에 있어서,

상기 입력 비트열은,

터보 코딩된 데이터인 HARQ를 지원하는 데이터 디레이트 매칭방법.