JP4159990B2 - データビットを並列に符号化するための方法および装置 - Google Patents

Description

本発明は、データ通信に関する。とくに、本発明は、多数のデータビットを並列に（例えば、マルチポートメモリを使用して）符号化して、符号化と関係付けられる遅延を相当に低減することに関する。

通常のディジタル通信システムでは、送信機装置においてデータを処理し、変調し、調整し、被変調信号を生成し、被変調信号を複数の受信機装置へ伝送する。データ処理では、例えば、データを特定のフレームフォーマットへフォーマットし、フォーマットされたデータを特定の符号化方式で符号化し、受信機装置において誤り検出および／または訂正を行なって、符号化されたデータをチャネル化（すなわち、カバリング）し、チャネル化されたデータをシステムのバンド幅上で拡散する。データ処理は、一般に、実行されるシステムまたは標準規格によって定められている。

受信機装置では、伝送信号を受信し、調整し、復調し、ディジタル処理して、伝送データを回復する。受信機装置における処理は、送信機装置において実行される処理と相補的であり、例えば、受信サンプルを逆拡散することと、逆拡散されたサンプルをデカバーすることと、デカバーされたシンボルを復号して、伝送データを回復することとを含む。

伝送の誤りを訂正する能力は、データ伝送の信頼性を向上する。多くのディジタル通信システムは、畳込み符号およびターボ符号を用いて、受信機装置における誤り訂正能力を与える。畳込み符号は、直列データの、一回に、１ビットか、または幾つかのビットに対して行なわれる。種々の有益な畳込み符号と、受信した符号化された情報系列を復号して、元のデータを回復するための種々のアルゴリズムとがある。とくに、ターボ符号化は、並列の連接畳込み符号化方式である。連接符号は、２つ以上の符号をカスケード接続したものであり、付加的な誤り訂正能力を与えるのに使用される。連接符号では、符号化段間で符号ビットは、インターリーブされ（すなわち、順序変更され）、仮のダイバーシティを与え、性能をさらに向上することができる。通常は、符号ビットのパケットまたはフレームの全体は、記憶され、その後で、順序変更される。順序変更された符号ビットは、次の符号化段によって、直列に検索されて、符号化される。

通常は、畳込みおよびターボ符号化は、入力ビットストリームに対して直列に行なわれる。各クロックサイクルにおいて、１データビットが符号器へ供給されると、符号器の符号レートに依存して、２つ以上の符号ビットが生成される。その後で、符号ビットの幾つかがパンクチャされ（すなわち、削除され）、別の符号レートの符号ビットが得られる。

ディジタル多重アクセス通信システムは、一般に、データをパケットまたはフレームで伝送して、活動状態のユーザ間でシステムの資源を効率的に共用できるようにする。長い遅延を許容できないサービス（例えば、音声、画像）では、パケットを、継続期間が短く（例えば、１０ミリ秒）なるように選択し、したがって、符号を、処理遅延がより短くなるように選択する。しかしながら、符号化効率が向上すると、より大きいパケットを処理して符号化することが望ましいが、データを直列に符号化する従来の技術を使用すると、処理遅延がより長くなってしまう。長い処理遅延は、通信システムの性能に悪影響を及ぼす。例えば、通信リンクの状態に基づいて、個々のデータ伝送ごとに、個々のユーザまたはデータレートを選択してもよい。処理遅延が長過ぎると、リンク状態は、データ伝送の時間によって変化し、性能は、損われるか、または悪影響を受ける。

より短い処理遅延で、データを効率的に符号化するのに使用できる技術が非常に望ましいことが分かるであろう。

1つの態様にしたがうと、符号器は、多数のビットを並列に符号化して、符号化時間を相当に短くすることができる。２つ以上の符号器を直列に連接して、連接符号器、例えば、ＣＤＭＡ通信システムにおいて一般に使用されているターボ符号器を形成することができる。第１の（外）符号器を使用して、Ｍビットを並列に符号化し、かつ第２の（内）符号器を用いて、Ｎビットを並列に符号化することによって、連接符号器における符号化遅延全体を相当に低減することができる。インターリーバは、一般に、第１および第２の符号器を結合して、書込み動作のための多数の符号ビットを受信し、かつ読み出し動作のための多数の符号ビットを供給する能力をもつ並列符号化を支援する。

１つの実施形態は、多数のデータビットを並列に符号化するための連結符号器を提供する。連結符号器は、カスケード接続された第１の（外）符号器、メモリ、第２の（内）符号器を含む。第１の符号器は、第１の符号化方式にしたがって、Ｍデータビットを並列に受信し、符号化し、ＭＲ符号ビットを生成する。なお、Ｒは、外符号器の符号レートに関係する（例えば、レート１／２の符号器において、Ｒ＝２）。メモリは、第１の符号器から、パンクチャされていない（すなわち、削除されていない）ＭＲ符号ビットを受信して、記憶する。第２の符号器は、第２の符号化方式にしたがって、Ｎ符号ビットを並列に受信して、符号化し、ＮＲ符号ビットを含む符号化されたデータを生成する。なお、Ｒは、内符号器の符号レートに関係する（例えば、レート１／２の符号器において、Ｒ＝２）。ＭおよびＮは、任意の値をとることができる。例えば、Ｍは８以上、Ｎは４以上をとることができる。

第１および第２の符号器の各々は、特定の多項式生成行列（例えば、レート１／２の畳込み符号）を実行する畳込み符号器である。各符号器は、ルックアップテーブル、状態機械、または他の設計を用いて実行することもできる。メモリ要件を緩和するために、個々のパケットに対して、両符号器によって、符号化を実行して、完了し、その後で、別のパケットに対して符号化を開始してもよい。処理遅延を低減するために、第１の符号器は１つのパケットを符号化し、一方で第２の符号器は別のパケットを符号化してもよい（すなわち、パイプライン形符号化）。

メモリは、Ｐ（Ｐ＞１）個のポートをもつマルチポートメモリ、１メモリ装置、または多数のメモリ装置を用いて構成することができる。メモリは、各ワードが特定数（例えば、８個）の符号ビットを含むとして、書込み動作においてＷワードを並列に記憶し、読み出し動作においてＲワードを並列に供給するように設計することができる。メモリは、メモリ内に記憶されている符号ビットをインターリーブするように動作することができる。例えば、書込み動作において、Ｗワードをメモリ内の順次の行(sequential row)に記憶することができ、読み出し動作において、Ｒワードをメモリ内の置換された行（permutated row）から検索することができる。

連接符号器は、Ｎ個のマルチプレクサの組をさらに含み、これを使用して、Ｎ符号ビットを第２の符号器へ供給することができる。各マルチプレクサは、メモリから、それぞれのワードを受信し、受信したワード内の符号ビットの１つを選択し、選択されたビットを第２の符号器へ供給する。

別の実施形態は、多数のデータビットを並列に符号化するための畳込み符号器を提供する。畳込み符号器において、状態機械は出力生成器に接続されている。状態機械は、Ｍデータビットを並列に受信して、状態機械の次の状態を示す１組の値を供給する。次の状態は、Ｍデータビットと、状態機械の現在の状態との関数である。出力生成器も、Ｍデータビットと現在の状態とを受信し、これに応答して、ＭＲ符号ビットを生成する。ＭおよびＭＲは、１より大きい任意の数をとることができる（例えば、Ｍ≧８、ＭＲ≧１６）。

状態機械は、一般に、特定の多項式生成行列を実行し、１組のレジスタに接続された１組の論理素子（例えば、ゲート）で構成することができる。各論理素子は、Ｍデータビットから選択したビットと現在の状態の値とを結合し、状態機械の１ビットに対して特定の論理関数を実行する。レジスタは、論理素子からの出力値を記憶し、レジスタの出力は、状態機械の現在の状態を含む。

データパケットを符号化するために、出力生成器は、第１および第２の出力生成器を含む。第１の出力生成器は、第１の符号化位相（例えば、データ）において、Ｍデータビットおよび現在の状態を受信し、それに応答して、ＭＲ符号ビットを生成する。第２の出力生成器も、第２の符号化位相（例えば、符号テール）において、Ｍデータビットおよび現在の状態を受信し、それに応答して、ＭＲ符号ビットを生成する。実行される符号化位相に依存して、第１出力生成器からの符号ビットか、または第２の出力生成器からの符号ビットが選択される。状態機械は、一般に、第２の符号化位相において既知の状態（例えば、全て、ゼロ）に設定される。

さらに別の実施形態は、多数のビットを並列に符号化するためのデータ符号器を提供する。データ符号器は、入力インターフェイス、マルチビット符号器、メモリ、および出力インターフェイスを含む。入力インターフェイスは、Ｍデータビットを受信し、受信ビットをマルチビット符号器へ供給する。マルチビット符号器は、Ｍデータビットを並列に受信し、符号化し、ＭＲ符号ビットを生成するか、またはＮ符号ビットを並列に受信し、符号化し、ＮＲ符号ビットを生成するかを選択することができる。メモリは、マルチビット符号器からＭＲ符号ビットの中のパンクチャされていないビットを記憶し、命令を受けると、Ｎ符号ビットをマルチビット符号器へ供給する。出力インターフェイスは、マルチビット符号器からＮＲ符号ビットを受信し、ＮＲ符号ビットの中のパンクチャされていないビットを、符号化されたデータとして供給する。データ符号器は、一般に、アドレス生成器をさらに含み、アドレス生成器は、メモリの書込みおよび読み出し動作のためのアドレスを生成する。

さらに別の実施形態は、通信システム（例えば、ＣＤＭＡシステム）において使用するための送信機装置を提供する。送信機装置は、カスケード接続された符号器、変調器、および送信機を含む。符号器は、第１の符号化方式にしたがって、Ｍデータビットを並列に受信して、符号化し、ＭＲデータビットを生成し、ＭＲ符号ビットの中のパンクチャされていないビットを記憶し、特定のパケットの符号ビットをインターリーブし、第２の符号化方式にしたがって、Ｎ符号ビットを並列に受信して、符号化し、ＮＲ符号ビットを生成し、ＮＲ符号ビットの中のパンクチャされていないビットを、符号化されたデータとして供給する。変調器は、符号化されたデータを受信して、特定の変調方式で変調して、変調されたデータを生成する。送信機は、被変調データを受信して、処理して、伝送に適した被変調信号を生成する。符号器は、ターボ符号または連接符号を実行するように設計することができる。

別の実施形態は、多数のデータビットを並列に連接符号化するための方法を提供する。この方法にしたがうと、第１の符号化方式にしたがって、Ｍデータビットを並列に受信し、符号化し、ＭＲ符号ビットを生成する。特定のパンクチャリング方式にしたがって、ＭＲ符号ビットの中のゼロ個以上がパンクチャされ、パンクチャされていない符号ビットがメモリに記憶される。適切なときに、Ｎ符号ビットをメモリから検索し、第２の符号化方式にしたがって、並列に符号化し、符号化されたデータを生成する。効率化および遅延を低減するために、パンクチャされていない符号ビットのＷワードを、メモリのＷ個のポートへ同時に書き込み、符号ビットのＲワードを、メモリのＲ個のポートへ同時に読み出す。インターリーブするために、Ｗワードは、書き込み動作においてメモリ内の順次の行に記憶され、Ｒワードは、読み出し動作においてメモリ内の置換された行から検索される。

本発明の他の態様および実施形態は、別途記載する。
本発明の特徴、目的、および長所は、別途記載される詳細な説明を、添付の図面と共に取入れることによって、同じ参照符号によって全体的に対応して同定され、より明らかになるであろう。

図１は、本発明の種々の態様が実行される通信システム100の実施形態の簡略化されたブロック図である。送信機装置110において、トラヒックデータは、一般に、パケットまたはフレームでデータ源112から符号器114へ送られ、符号器114は、特定の符号化方式を使用してデータをフォーマットして符号化する。符号器114は、一般に、符号ビットのインターリービング（すなわち、順序変更）も行なう。その後で、変調器116は、符号化されたデータを受信し、チャネル化（すなわち、カバー）し、拡散し、シンボルを生成し、シンボルは１つ以上のアナログ信号へ変換される。アナログ信号は、送信機（transmitter, TMTR）118によってフィルタ処理され、（直角）変調され、増幅され、アップコンバートされ、被変調信号が生成され、被変調信号は、アンテナ120を介して１つ以上の受信機装置へ伝送される。

受信機装置130では、伝送信号は、アンテナ132によって受信され、受信機（receiver, RCVR）134へ供給される。受信機134内では、受信信号は、増幅され、フィルターにかけられ、ダウンコンバートされ、直角復調され、ディジタル化され、サンプルが供給される。サンプルは、復調器（demodulator, DEMOD）136によって逆拡散され、デカバーされ、復調され、復調されたシンボルが生成される。その後で、復号器138は、復調されたシンボルを復号し、（恐らくは）復号されたデータを順序変更して、伝送データを回復する。復調器136および復号器138によって行われる処理は、送信機装置110において行われる処理と相補的である。その後で、回復されたデータは、データシンク140へ供給される。

上述の信号処理は、音声、画像、パケットデータ、メッセージング、および他のタイプの通信の一方向の伝送を支援する。双方向通信システムは、双方向のデータ伝送を支援する。しかしながら、他方の方向の信号処理は、簡潔化のために図１には示されていない。

通信システム100は、符号分割多重アクセス（Code Division-Multiple Access, CDMA）システム、時分割多重アクセス（Time Division-Multiple Access, TDMA）通信システム（例えば、ＧＳＭシステム）、または周波数分割多重アクセス（Frequency Division-Multiple Access, FDMA）通信システム、または地上リンクによってユーザ間の音声およびデータ通信を支援する他の多重アクセス通信システムである。

多重アクセス通信システムにおけるＣＤＭＡ技術の使用は、米国特許第4,901,307号（“SPREAD SPECTRUM MULTIPLE ACCESS COMMUNICATION SYSTEM USING SATELLITE OR TERRESTRIAL REPEATERS”）および米国特許第5,103,459号（“SYSTEM AND METHOD FOR GENERATING WAVEFORMS IN A CDMA CELLULAR TELEPHONE SYSTEM”）に記載されている。別の特定のＣＤＭＡシステムは、1997年11月3日に出願された米国特許出願第08/963,386号（“METHOD AND APPARATUS FOR HIGH RATE PACKET DATA TRANSMISSION”）（以下では、ＨＤＲシステムと呼ぶ）であって、現在は、2003年6月3日発行のPadovani、他の米国特許第6,574,211号に記載されている。これらの特許および特許出願は、本発明の譲り受け人に譲渡され、ここでは参考文献として取り上げている。

ＣＤＭＡシステムは、一般に、“TIA/EIA/IS-95-A Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System”（以下では、ＩＳ−９５−Ａ標準規格と呼ぶ）、“TIA/EIA/IS-98 Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station”（以下では、ＩＳ−９８標準規格と呼ぶ）、“3rd Generation Partnership Project”(3GPP)と呼ばれる機関によって提供され、第3G TS 25.211号、第3G TS 25.212号、第3G TS 25 213号、第3G TS 25 214号を含む文献の組において具現されている標準規格（以下では、Ｗ−ＣＤＭＡ標準規格と呼ぶ）、および“TR-45.5 Physical Layer Standard for cdma2000 Spread Spectrum Systems”(以下では、ＣＤＭＡ２０００標準規格と呼ぶ)のような１つ以上の標準規格にしたがうように設計される。新しいＣＤＭＡの標準規格は、頻繁に提案され、使用に取入れられている。これらのＣＤＭＡの標準規格は、ここでは参考文献として取り上げられている。

図２は、本発明のいくつかの実施形態を実行するように設計された符号器200のブロック図である。符号器200は、図１の符号器114として使用してもよい。この実施形態では、符号器200は、連接符号を実行し、カスケード接続された外畳込み符号器212、インターリーバ214、および内畳込み符号器216を含む。外畳込み符号器212は、入力データを受信して、畳込んで符号化し、符号ビットを生成し、符号ビットはインターリーバ214へ供給され、記憶される。符号ビットのパケット全体がインターリーバ214内に記憶されると、符号ビットが検索され、内畳込み符号器216へ供給される。インターリービングを実現するために、符号ビットは、ビットがインターリーバ214に書込まれる順序とは異なる順序で読み出される。外畳込み符号器212は、符号ビットを受信し、畳込んで符号化し、符号化されたデータを生成し、その後で、符号化されたデータを次の処理段へ供給する。

従来の畳込み符号器は、一度に（すなわち、クロックサイクルごとに）１ビットずつ、データを直列に受信し、符号化する。大きいパケットでデータを伝送する通信システムでは、データを直列に符号化すると、長い処理遅延が生じる。さらに加えて、カスケード接続された多数の畳込み符号器から構成されている連接符号器において、とくに、外および内の畳込み符号器の両者が直列にビットを符号化すると、処理遅延は長過ぎてしまう。

１つの態様では、畳込み符号器は、多数（Ｍ）のビットを並列に受信して、符号化することができる。この能力により、畳込み符号器は、１データパケットを、従来の畳込み符号器において必要だった時間量の約（１／Ｍ）で符号化することができる。個々の畳込み符号器の各々がビットを並列に処理するとき、恩恵は、連接符号器（例えば、ターボ符号器）においてより顕著になる。

別の態様にしたがうと、インターリーバは、多数のデータビットを並列に記憶し、供給することができる。インターリーバは、例えば、マルチポートメモリを使用して、実行される。インターリーバは、ここに記載されている畳込み符号器と組合せて使用されるとき、データを数分の１の時間でインターリーバへ書込み、かつそこから読み出すことができるので、処理遅延をさらに低減することができる。

ここで、上述の米国特許出願第08/963,386号に記載されている通信システム（すなわち、ＨＤＲシステム）におけるダウンリンクデータ伝送に使用される符号器についての例示的な実施形態を記載することを明らかにしておく。ＨＤＲシステムは、外畳込み符号、インターリービング、および内畳込み符号で構成されている連接符号を用いる。ＨＤＲシステムは、表１に記載されている特性をもつ２つのパケットフォーマットも定めている。

ＨＤＲシステムでは、外畳込み符号器は、次に示す多項式生成行列によって定められるレート１／２の畳込み符号を実行する。

ＨＤＲシステムにおける内畳込み符号器は、次の多項式生成行列によって定められるレート１／２の畳込み符号を実行する。

図３は、式（１）および（２）によって定められる外および内の畳込み符号を実行する符号器300の図である。データビットｕが、式（１）を実行する外畳込み符号器310へ供給され、２つの出力ｙ_０ａおよびｙ_０ｂを生成する。符号器310内では、データビットｕは加算器312へ供給され、加算器312はレジスタ314Aないし314Dとカスケード接続している（レジスタは、１組の遅延を実行するのに使用される）。加算器312およびレジスタ314A、314B、および314Dからの出力は、加算器316A、316B、および316Cによって加算され、式（１）に表されている多項式生成行列内の第２の要素の分子を実現する。レジスタ314Cおよび314Dからの出力は、加算器318によって加算され、加算器312へ供給され、式（１）内の第２の要素の分母を実現する。入力データビットｕは、第１の出力ｙ_0ａとして供給され、加算器316Cからの出力は第２の出力ｙ_0ｂを構成する。

外畳込み符号器310の出力ｙ_0ａおよびｙ_0ｂ内の符号ビットはパンクチャされる（簡潔化のために図３には示されていない）。パンクチャされていない符号ビットは、インターリーバ330へ供給され、順序変更される。順序変更された符号ビットｖは、内畳込み符号器340へ供給され、内畳込み符号器340は、式（２）を実行し、２つの出力ｙ_ｉａおよびｙ_ｉｂが生成される。符号器340内では、符号ビットｖは加算器342へ供給され、加算器342は、レジスタ344Aおよび344Bとカスケード接続している。加算器342およびレジスタ344A、344Bからの出力は、加算器346Aおよび346Bによって加算され、式（２）に表現されている多項式生成行列内の第２の要素の分子を実現する。レジスタ344Aからの出力は、加算器342へ供給され、式（２）内の第２の要素の分母を実現する。入力符号ビットｖは、第１の出力ｙ_ｉａとして供給され、加算器346Bからの出力は第２の出力ｙ_ｉｂを構成する。

通常、データビットｕは符号器310へ直列に供給され、符号ビットｖも符号器340へ直列に供給される。１入力データビットに対して、外畳込み符号器310は、２符号ビットを生成する。インターリーバ330は、符号ビットを受信して、記憶し、符号ビットを内畳込み符号器340へ直列に供給する。ビットを直列に符号化すると、処理遅延が長くなる。

１つの実施形態の畳込み符号器は、多数のビットを並列に符号化して、符号化遅延を相当に短くすることができる。各クロックサイクルごとに、多数（例えば、Ｍ）のデータビットを受信し、符号化し、多数の符号ビットを生成することができる。レート１／２の符号器では、Ｍデータビットに対して、２Ｍ符号ビットが生成される。Ｍには、例えば、４、８、１６、３２、等のような、任意の数を選択することができる。このような畳込み符号器の種々の代わりの実施形態をこれから記載する。

高データレート（High Data Rate, HDR）システムのような、多くのディジタル通信システムは、データをパケットで伝送する。１パケット内のビット数（すなわち、パケットサイズ）は、例えば、データレート、伝送するデータ量、処理遅延要件、等のような、多数の基準に基づいて選択される。各パケットの最初に、受信機装置の復号器を既知の状態で開始できるようにするために、復号時間を短くして、性能を向上し、符号器を各パケットの最初に既知の状態（例えば、全てゼロ）に初期設定する。初期設定は、前のパケットの最後に、符号テールビットの組を挿入することによって達成される。符号テールビットは、符号器が既知の状態に設定されるように選択される。

１つの実施形態では、例示的な実施形態の畳込み符号器は、ルックアップテーブルを用いて実行される。図３を参照すると、外畳込み符号器310は、レジスタ314Aないし314Dの出力によって定められる４ビット状態の状態機械として考えられる。ルックアップテーブルの内容を生成するために、時間指標ｎにおけるＭ入力データビットをベクトルＵ_ｎによって表現し、２Ｍ符号ビットをベクトルＹ_ｎによって表現し、現在の符号器の状態をベクトルＸ_ｎによって表現する。符号器の次の状態Ｘ_ｎ＋１および符号器の出力ベクトルＹ_ｎは、次のように表すことができる。

データ 符号テール
Ｘ_ｎ＋１＝ｆ（Ｘ_ｎ，Ｕ_ｎ） Ｘ_ｎ＋１＝０ 式（３）
Ｙ_ｎ＝ｇ_１（Ｘ_ｎ，Ｕ_ｎ） Ｙ_ｎ＝ｇ_２（Ｘ_ｎ，Ｕ_ｎ） 式（４）
式（３）および（４）の各々は、入力がデータであるときに使用するための１つの式と、符号器の入力が符号テールビットを含むときに使用するための別の式とを与えている。

式（３）および（４）は、入力データビットと符号器状態との全ての可能な組み合わせに対して計算することができる。例えば、式（４）において、出力符号ビットは、入力ベクトルＵ_ｎ＝０．．．００および符号器状態Ｘ_ｎ＝０．．．００、入力ベクトルＵ_ｎ＝０．．．０１および符号器状態Ｘ_ｎ＝０．．．００、など、並びに入力ベクトルＵ_ｎ＝１．．．１１および符号器状態Ｘ_ｎ＝０．．．００に対して計算することができる。出力符号ビットは、入力ベクトルＵ_ｎおよび符号器状態Ｘ_ｎ＝０．．．０１の可能な組合せの全てに対して計算することができる。処理は、入力ベクトルと符号器状態との全ての組み合わせが計算されるまで続く。式（３）も同様のやり方で計算することができる。

式（３）および（４）の計算の結果は、ルックアップテーブルを実行するメモリに記憶することができる。必要なメモリサイズは、並列に符号化されるデータビット数と、実行される個々の多項式生成行列とに依存する。例えば、８データビットが、式（１）に表されている畳込み符号を用いて並列に符号化されるとき、１２アドレスビットおよび２０データビット（すなわち、４０９６×２０）のサイズをもつメモリを使用することができる。１２ビットのアドレスは、８入力データビットと、４ビットの現在の符号器状態とから成る。２０ビットの出力は、１６符号ビットと、４ビットの現在の符号器状態とから成る。

メモリが適切に定められると、入力データベクトルＵ_ｎおよび現在の符号器状態Ｘ_ｎが、メモリのアドレス入力へ供給され、出力ベクトルＹ_ｎおよび次の符号器状態Ｘ_ｎ＋１が供給される。次の符号器状態Ｘ_ｎ＋１は、次の入力データベクトルＵ_ｎ＋１と共に使用するために適切に記憶される。

別の実施形態では、畳込み符号器は、状態機械と共に実行される。符号器状態および出力は、式（３）および（４）に示されているように表すことができる。式（３）および（４）の各々を反復的に解いて、結果の式はハードウエア、ソフトウエア、またはその組み合わせにおいて実行される。符号器の反復式は、次のように解くことができる。

符号器の次の状態および出力は、次のように表わすことができる。
Ｘ_１＝ＡＸ_０＋Ｂｕ_０ 式（５）
ｙ_０＝ＣＸ_０＋Ｄｕ_０ 式（６）
なお、Ａ、Ｂ、Ｃ、およびＤは、実行される特定の多項式生成行列に依存するスカラー、ベクトル、および行列である。符号器の状態の式（５）は、次のように反復的に解くことができる。

符号器の出力の式（６）も、同様のやり方で反復的に解くことができる。
式（５）および（６）を使用して、一度に１データビットｕを符号化する。Ｍデータビットを並列に符号化するための、同様の式の組を求めることができる。

Ｕ_ｎおよびＹ_ｎに対する定められたベクトル表記を使用して、式（５）および（６）を次のように表すことができる。
Ｘ_ｎ＋１＝ＦＸ_ｎ＋ＧＵ_ｎ 式（７）
Ｙ_ｎ＝ＨＸ_ｎ＋ＩＵ_ｎ 式（８）
なお、Ｆ、Ｇ、Ｈ、およびＩは、実行される特定の多項式生成行列、現在の符号器の状態Ｘ_ｎ＋１、および入力データベクトルＵ_ｎに依存するベクトルおよび行列である。式（７）は、Ｍデータビットを符号化した後の次の符号器の状態Ｘ_ｎ＋１を生成するのに使用され、式（８）は、入力ベクトルＵ_ｎに対する符号器の出力Ｙ_ｎを生成するのに使用される。

式（７）および（８）においてＦ、Ｇ、Ｈ、およびＩを判断するために、種々の技術を使用して、式（５）および（６）を反復的に解き、反復計算の結果を使用して、式（７）および（８）を実行することができる。例えば、表を使用して、各入力データビットごとに、符号器の状態および出力を集計することができる。別途記載するように、表内のエントリを使用して、式（７）および（８）を実行することができる。

表２は、８個の入力データビットｕ_０ないしｕ_７が、式（１）を実行する図３の畳込み符号器310へ直接に供給された後の符号器の状態および出力を示す。図３に示されているように、レジスタ314Aないし314Dは、最初に、ｘ_１、ｘ_２、ｘ_３、およびｘ_４の値をそれぞれ記憶する。第１のクロックサイクルにおいて、第１のデータビットｕ_０を符号器310へ供給され、加算器312の出力はｘ_４＋ｘ_３＋ｕ_０として計算され、これは、表２の第２行、第２列に記憶される。符号器の出力は、ｙ_ａ０＝ｕ_０およびｙ_ｂ０＝（ｘ_４＋ｘ_３＋ｕ_０）＋ｘ_４＋ｘ_２＋ｘ_１＝ｘ_３＋ｘ_２＋ｘ_１＋ｕ_０として計算される。（各加算器316は、モジューロ２加算を実行する。）次のクロックサイクルでは、加算器312およびレジスタ314Aないし314Cからの値は、それぞれレジスタ314Aないし314Dへ移される。次のデータビットｕ_１は符号器へ供給され、加算器312の出力は、ｘ_３＋ｘ_２＋ｕ_１として計算され、これは、表２の第３行、第２列に記憶される。符号器の出力は、ｙ_ａ１＝ｕ_１およびｙ_ｂ２＝（ｘ_３＋ｘ_２＋ｕ_１）＋ｘ_３＋ｘ_１＋（ｘ_４＋ｘ_３＋ｕ_０）＝ｘ_４＋ｘ_３＋ｘ_２＋ｘ_１＋ｕ_０＋ｕ_１として計算される。処理は、８番目のデータビットｕ_７が受信され、処理されるまで続く。

符号器の出力ベクトル、すなわち、
Ｙ_ｂ＝[ｙ_ｂ７ ｙ_ｂ６ ｙ_ｂ５ ｙ_ｂ４ ｙ_ｂ３ ｙ_ｂ２ ｙ_ｂ１ ｙ_ｂ０]
は、入力ベクトルＵ＝[ｕ_７ ｕ_６ ｕ_５ ｕ_４ ｕ_３ ｕ_２ ｕ_１ ｕ_０]に対応し、表２の最後の列のエントリに基づいて生成される。８番目のデータビットｕ_７が符号化された後の符号器の状態Ｘ_ｎ＋１は、表２の最後の行のエントリに基づいて生成される。表２に示されているように、符号器の出力ベクトルＹ_ｂおよび次の符号器の状態Ｘ_ｎ＋１は、それぞれ現在の状態Ｘ_ｎ＝[ｘ_４ ｘ_３ ｘ_２ ｘ_１]および入力ベクトルＵの関数である。データ位相において、符号器の出力ベクトルＹ_ａは、単に、入力ベクトルＵの関数である（すなわち、Ｙ_ａ＝Ｕ）。

再び表１を参照すると、ＨＤＲシステムの外畳込み符号器は、パケットフォーマット１において、各パケットごとに、１０１８データビットおよび４符号テールビットを受信する。８ビットが並列に符号化されるとき、１２８クロックサイクルを使用して、１データパケットを符号化する。最初の１２７クロックサイクルを使用して、１０１６データビット（すなわち、１２７×８＝１０１６）を符号化し、１２８番目のクロックサイクルを使用して、残りの２データビットおよび４符号テールビットを符号化する。最初の１２７クロックサイクルは、“データ位相”と呼ばれ、最後のクロックサイクルは、“符号テール位相”と呼ばれる。

外畳込み符号器は、パケットフォーマット２において、各パケットごとに、２０４２データビットおよび４符号テールビットを受信する。８ビットが並列に符号化されるとき、２５６クロックサイクルを使用して、１データパケットを符号化する。最初の２５５クロックサイクルを使用して、２０４０データビット（すなわち、２５５×８＝２０４０）を符号化し、２５６番目のクロックサイクルを使用して、残りの２データビットおよび４符号テールビットを符号化する。最初の２５５クロックサイクルは、データ位相と呼ばれ、最後のクロックサイクルは、符号テール位相と呼ばれる。

表３は、２データビットｕ_０、ｕ_１と４符号テールビットとが、図３の畳込み符号器310へ直列に供給された後の符号器の状態および出力を示す。ここでも、レジスタ314Aおよび314Dは、最初に、ｘ_１、ｘ_２、ｘ_３、ｘ_４の値をそれぞれ記憶する。最初の２クロックサイクルにおいて、２つのデータビットｕ_０およびｕ_１が直列に符号器へ供給される。符号器の状態ｘ_１ないしｘ_４と符号器の出力ｙ_ｃおよびｙ_ｄとは、上述と同様のやり方で計算される。したがって、表３の第２行および第３行は、表２の第２行および第３行と同じである。第３のクロックサイクルにおいて、ｘ_２＋ｘ_１の値をもつ第１の符号テールビットは、符号器へ供給される。符号テールビットの値は、加算器312の出力がゼロに等しくなるように選択され、これを使用して、畳込み符号器をフラッシュする。符号器の出力は、ｙ_ｃ２＝ｘ_２＋ｘ_１およびｙ_ｄ２＝ｘ_４＋ｕ_０＋ｕ_１として計算される。次のクロックサイクルにおいて、加算器312およびレジスタ314Aないし314Cからの値は、それぞれレジスタ314Aないし314Dへ移される。第２の符号テールビットは、ｘ_４＋ｘ_３＋ｘ_１＋ｕ_０になるように選択され、ここでも、加算器312の出力をゼロに設定し、符号器をフラッシュする。最後の２ビットを符号器へ供給し、値がゼロになるように、処理を続ける。

表３に示されているように、符号器出力Ｙ_ｃおよびＹ_ｄの両者は、入力ベクトルＵおよび現在の符号器の状態Ｘ_ｎの両者の関数である。符号テール位相において、次の符号器の状態Ｘ_ｎ＋１は全てゼロの既知の状態に設定される（すなわち、Ｘ_８＝[０ ０ ０ ０]）。

図４は、多数の入力データビットを並列に符号化できる畳込み符号器400の実施形態のブロック図を示している。畳込み符号器400は、（例えば、表２および３にそれぞれ定められているように）データおよび符号テールの位相を実行するのに使用できる。図４に示されている符号器のアーキテクチャは、例えば、図３の外畳込み符号器310または内畳込み符号器340を実行するのに使用することができる。

畳込み符号器400内では、入力データビットが、データベクトルＵとして、並列に、符号器状態機械410、データ位相出力生成器420、および符号テール位相出力生成器430へ供給される。符号器状態機械410は、現在の符号器状態Ｘも受信し、受信した入力ベクトルＵおよび現在の符号器状態Ｘに基づいて、新しい符号器状態を判断する。符号器状態機械410は、例えば、表２の最後の行を実行することができる。
データ位相出力生成器420および符号テール位相出力生成器430も、現在の符号器状態Ｘを受信し、受信した入力ＸおよびＵに基づいて、データ位相および符号テール位相の符号器出力を判断する。データ位相出力生成器420は、例えば、表２の最後の２列を実行することができ、符号テール出力生成器430は、表３の最後の２列を実行することができる。データ位相生成器420からの第１および第２の出力Ｙ_ａおよびＹ_ｂは、マルチプレクサ（multiplexer, MUX）440Aおよび440Bへそれぞれ供給される。同様に、符号テール位相出力生成器430からの第１および第２の出力Ｙ_ｃおよびＹ_ｄは、マルチプレクサ（multiplexer, MUX）440Aおよび440Bへそれぞれ供給される。マルチプレクサ440Aおよび440Bは、データ位相において動作しているときは、データ位相出力生成器420から出力Ｙ_ａおよびＹ_ｂ、符号テール位相において動作しているときは、符号テール位相出力生成器430からの出力Ｙ_ｃおよびＹ_ｄをそれぞれ得る。

入力データビットを受信したときに、各パケットの最初に符号器の状態をリセットする必要なく、それらを連続して符号化する畳込み符号器を実行するために、符号器状態機械410およびデータ位相出力生成器420のみが必要である。データがパケットで送られ、かつ符号テールビットを使用して、各パケットの最初に畳込み符号器を既知の状態へリセットする通信システム（例えば、ＨＤＲシステム）では、符号テール位相出力生成器430およびマルチプレクサ440Aおよび440Bを使用して、必要な符号器出力を供給する。

符号器状態機械410およびデータ位相出力生成器420の設計は、実行される特定の多項式生成行列と、並列に符号化されるデータビット数とに依存する。符号テール位相出力生成器430の設計は、多項式生成行列、並列に符号化されるデータビット数、および特定のフレームフォーマット（すなわち、符号テール位相において符号化されるデータおよび符号テールビット数）に依存する。ここで、畳込み符号器400の特定の設計を記載する。

図５ａは、８入力データビットを並列に符号化することができ、かつ式（１）に表されている多項式生成行列を実行する畳込み符号器500の特定の実施形態の模式図である。畳込み符号器500は、表２に定められている状態機械を実行する符号器状態機械510と、表２に定められている符号器出力を生成するデータ位相出力生成器520とを含む。符号器状態機械510およびデータ位相出力生成器520は、図４の符号器状態機械410およびデータ位相出力生成器420にそれぞれ対応する。この実施形態では、符号器状態機械510は、ＡＮＤゲート512Aないし512Dおよびレジスタ514Aないし514Dで実行され、データ位相出力生成器520は、ＡＮＤゲート522Aないし522Hで実行される。

図５ａに示されているように、８入力データビットｕ_０ないしｕ_７は、符号器状態機械510およびデータ位相出力生成器520の入力へ供給され、入力の各々は、ｘ_１ないしｘ_４によって定められる現在の符号器状態も受信する。符号器状態機械510内の各ＡＮＤゲート512は、表２内の最後の行によって定められているように、入力ｕ_０ないしｕ_７およびｘ_１ないしｘ_４を選択的に結合する。例えば、ＡＮＤゲート512Aは、表２の最後の行、第３列（ｘ_１）のエントリによって定められているように、入力ｘ_３、ｘ_２、ｘ_１、ｕ_１、ｕ_３、ｕ_４、およびｕ_７を結合する。ＡＮＤゲート512Aないし512Dの出力は、レジスタ514Aないし514Dの入力へそれぞれ接続されている。レジスタ514Aないし514Dは、状態機械の出力ｘ_１ないしｘ_４をそれぞれ含んでいる。

同様に、データ位相出力生成器520内の各ＡＮＤゲート522は、表２の最後の列によって定められているように、入力ｕ_０ないしｕ_７およびｘ_１ないしｘ_４を選択的に結合する。例えば、ＡＮＤゲート522Aは、表２の第２行、最後の列（ｙ_ｂ０）のエントリによって定められているように、入力ｘ_３、ｘ_２、ｘ_１、およびｕ_０を結合する。入力ｕ_０ないしｕ_７は、符号器の出力ｙ_ａ０ないしｙ_ａ７（簡潔化のために、図５ａには示されていない）をそれぞれ含み、ＡＮＤゲート522Aないし522Hの出力は、符号器の出力ｙ_ｂ０ないしｙ_ｂ７をそれぞれ含んでいる。

図５ｂは、符号テール位相出力生成器530およびマルチプレクサ540A、540Bの特定の実施形態の模式図であり、表１に示されているパケットフォーマット１および２において、式（１）に表されている多項式生成行列の符号テール位相を構成する。符号テール位相出力生成器530およびマルチプレクサ540A、540Bは、図４の符号テール位相出力生成器430およびマルチプレクサ440A、440Bに対応する。この実施形態では、符号テール位相出力生成器530は、ＡＮＤゲート532Aないし532Jで実行され、表３に定められている符号テール位相の符号器出力Ｙ_ｃおよびＹ_ｄを生成する。マルチプレクサ540Aは、２×１マルチプレクサ（multiplexer, MUX）542Aないし542Fで実行され、第１の符号器出力Ｙ_０ａを供給する。同様に、マルチプレクサ540Bは、２×１マルチプレクサ544Aないし544Hで実行され、第２の符号器出力Ｙ_０bを供給する。

図５ａおよび５ｂの符号器状態機械510、データ位相出力生成器520、符号テール位相出力生成器530、およびマルチプレクサ540Aおよび540Bは、畳込み符号器400の特定の構成を形成している。この特定の構成を使用して、表１に記載されているパケットフォーマットにおいて、式（１）に表されている多項式生成行列を実行する。パケットフォーマット１では、１２８クロックサイクルにおいて、１０１８データビットが畳込み符号器500へ供給される。最初の１２７クロックサイクルの各々において、８データビットが符号器500へ供給され、マルチプレクサ540Aおよび540Bが選択され、データ位相出力生成器520から出力Ｙ_ａおよびＹ_ｂを供給する。１２８番目のクロックサイクルでは、残りの２データビット、４符号テールビット、および２つのゼロが符号器500へ供給される。レジスタ514Aないし514Dは、ゼロに（同期して）リセットされ、マルチプレクサ540Aおよび540Bが選択され、符号テール位相出力生成器530から出力Ｙ_ｃおよびＹ_ｄを供給する。パケットフォーマット２では、２０４２データビットが、２５６クロックサイクルにおいて畳込み符号器500へ供給される。データ位相に対応する最初の２５５クロックサイクルの各々では、８データビットが並列に符号化され、マルチプレクサ540Aおよび540Bは、出力Ｙ_ａおよびＹ_ｂをそれぞれ供給する。符号テール位相に対応する２５６番目のクロックサイクルでは、２データビット、４符号テールビット、および２つのゼロが並列に符号化され、マルチプレクサ540Aおよび540Bは、出力Ｙ_ａおよびＹ_ｂをそれぞれ供給する。

図５ａおよび５ｂに示されている特定の実行は、より分かり易くするために記載されている。本発明の技術的範囲内で、異なる実行も考えられることに注意すべきである。さらに加えて、一般に、異なる多項式生成行列、異なる数の入力データビット、または異なるパケットフォーマットに対して異なる設計が使用される。

同様に、式（２）に表されている多項式生成行列を実行するために、別の畳込み符号器を設計することができる。１つの実施形態では、畳込み符号器は、４符号ビットを並列に受信して符号化するように設計されている。次の符号器の状態および出力において式（５）および（６）は、上述のやり方で反復的にそれぞれ解くことができる。

表４は、図３の畳込み符号器340へ４入力符号ビットｖ_０ないしｖ_３を直列に供給した後の、符号器の状態および出力を示している。レジスタ344Aおよび344Bは、最初にｘ_１およびｘ_２の値をそれぞれ記憶する。第１のクロックサイクルでは、第１の符号ビットｖ_０が符号器340へ供給され、加算器342の出力はｘ_１＋ｖ_０として計算され、表４の第２行、第２列に記憶される。符号器の出力は、ｙ_ｅ０＝ｖ_０およびｙ_ｆ０＝（ｘ_１＋ｖ_０）＋ｘ_２＋ｘ_１＝ｘ_２＋ｖ_０として計算される。次のクロックサイクルでは、加算器312およびレジスタ344Aからの値は、レジスタ344Aおよび344Bへそれぞれ移される。次の符号ビットｖ_１が符号器340へ供給され、加算器342の出力はｘ_１＋ｖ_０＋ｖ_１として計算され、これは第３行、第２列に記憶される。出力は、ｙ_ｅ１＝ｖ_１およびｙ_ｆ１＝（ｘ_１＋ｖ_０＋ｖ_１）＋（ｘ_１＋ｖ_０）＋ｘ_１＝ｘ_１＋ｖ_１として計算される。処理は、第４の符号ビットｖ_３を受信して、処理するまで続く。

符号器の出力ベクトルＹ_ｆは、表４の最後の列内のエントリに基づいて生成される。第４の符号ビットｖ_３が符号化された後の符号器の状態Ｘ_ｎ＋１は、表４の最後の行のエントリに基づいて生成される。表４に示されているように、符号器の出力ベクトルＹ_ｆおよび次の符号器の状態Ｘ_ｎ＋１は、それぞれ、現在の符号器の状態Ｘ_ｎ＝[ｘ_２ ｘ_１]および入力ベクトルＶの関数である。データ位相において、符号器の出力ベクトルＹ_ｅは、単に、入力ベクトルＶの関数である。

表１を再び参照すると、ＨＤＲシステムにおける内畳込み符号器は、パケットフォーマット１において、各パケットごとに、２０４４符号ビットおよび４符号テールビットを受信する。４ビットを並列に符号化するとき、５１２クロックサイクルを使用して、１パケットを符号化する。最初の５１１クロックサイクルを使用して、２０４４符号ビット（すなわち、５１１×４＝２０４４）を符号化し、５１２番目のクロックサイクルを使用して、４符号テールビットを符号化する。畳込み符号器は、パケットフォーマット２において、各パケットごとに、３０６９符号ビットおよび３符号テールビットを受信する。４ビットを並列に符号化するとき、７６８クロックサイクルを使用して、１パケットデータを符号化する。最初の７６７クロックサイクルを使用して、３０６８符号ビット（すなわち、７６７×４＝３０６８）を符号化し、７６８番目のクロックサイクルを使用して、最後の符号ビットおよび３符号テールビットを符号化する。

表５は、パケットフォーマット１の符号テール位相における内畳込み符号器の状態および出力を示す。最初のクロックサイクルにおいて、ｘ_１の値をもつ第１の符号テールビットを符号器へ供給する。符号テールビット値は、加算器342の出力がゼロに等しくなるように選択される。符号器の出力は、ｙ_ｇ０＝ｘ_１およびｙ_ｈ０＝ｘ_２＋ｘ_１として計算される。残りの３符号テールビットに対して同様に処理を続ける。

表６は、パケットフォーマット２の符号テール位相における内畳込み符号器の状態および出力を示す。最初のクロックサイクルにおいて、最後の符号ビットｖ_０が符号器へ供給され、符号器状態ｘ_１、ｘ_２および出力ｙ_ｉ０、ｙ_ｊ０は、上述と同様のやり方で計算される。したがって、表６の第２行は、表４の第２行と同じである。２番目のクロックサイクルでは、ｘ_１＋ｖ_０の値をもつ第１の符号テールビットを符号器へ供給する。符号テールビット値は、加算器342の出力がゼロに等しくなるように選択される。符号器出力は、ｙ_ｉ１＝ｘ_１＋ｖ_０およびｙ_ｊ１＝ｖ_０として計算される。残りの符号テールビットに対して同様に処理を続ける。

図６は、畳込み符号器600の特定の実施形態の模式図であり、畳込み符号器600は、４入力符号ビットを並列に符号化でき、かつ式（２）に表現されている多項式生成行列を実行する。畳込み符号器600は、表４によって定められている状態機械を実行する符号器の状態機械610、表４ないし６に定められている符号器出力を生成する出力生成器620、並びにパケットフォーマット１および２の、データおよび符号テール位相の、適切な符号器の出力を供給するマルチプレクサ640Aおよび640Bを含む。

図６に示されているように、４入力符号ビットｖ_０ないしｖ_３は、符号器の状態機械610および出力生成器620の入力へ並列に供給され、各入力は、Ｘ_ｎ＝[ｘ_２ ｘ_１]として定められる現在の符号器の状態も受信する。符号器の状態機械610内の各ＡＮＤゲート612は、表４内の最後の行によって定められているように、入力ｖ_０ないしｖ_３およびｘ_１ないしｘ_２を選択的に結合する。例えば、ＡＮＤゲート612Aは、表４の最後の行、第３列（ｘ_１）のエントリによって定められているように、入力ｘ_１、ｖ_０、ｖ_１、ｖ_２、ｖ_３、およびｖ_４を結合する。ＡＮＤゲート612Aおよび612Bの出力は、レジスタ614Aおよび614Bの入力にそれぞれ接続している。レジスタ614Aおよび614Bの出力は、それぞれ状態機械の出力ｘ_１およびｘ_２を含んでいる。

同様に、出力生成器620内の各ＡＮＤゲート622は、表４ないし６の最後の２列によって定められているように、入力ｖ_０ないしｖ_３およびｘ_１ないしｘ_２を選択的に結合する。例えば、ＡＮＤゲート622Aは、入力ｘ_２およびｖ_０を結合し、ｙ_ｆ０を生成し（表４の第２行、最後の列）、ＡＮＤゲート622Bは、入力ｘ_２およびｘ_１を結合し、ｙ_ｈ０を生成し（表５の第２行、最後の列）、ＡＮＤゲート622Cは、入力ｘ_２およびｖ_０を結合し、ｙ_ｊ０を生成する（表６の第２行、最後の列）。他の符号器の出力は、表４ないし６に示されているように生成される。

内畳込み符号器600において、マルチプレクサ640Aは３×１マルチプレクサ642Aないし642Dを含み、それぞれ第１の符号器の出力ｙ_ｉａ０ないしｙ_ｉａ３を供給する。データ位相の間には、ｙ_ｅ０ないしｙ_ｅ３が、マルチプレクサ（multiplexer, MUX）642Aないし642Dへそれぞれ供給される。符号テール位相の間は、パケットフォーマット１のｙ_ｇ０ないしｙ_ｇ３およびパケットフォーマット２のｙ_ｉ０ないしｙ_ｉ３が、マルチプレクサ642Aないし642Dへ供給される。同様に、内畳込み符号器600において、マルチプレクサ640Bは３×１マルチプレクサ（multiplexer, MUX）644Aないし644Dを含み、それぞれ第２の符号器出力ｙ_ｉｂ０ないしｙ_ｉｂ３を供給する。データ位相の間は、ｙ_ｆ０ないしｙ_ｆ３が、マルチプレクサ644Aないし644Dへそれぞれ供給される。符号テール位相の間は、マルチプレクサ644Aないし644Dは、パケットフォーマット１のｙ_ｈ０ないしｙ_ｈ３と、パケットフォーマット２のｙ_ｊ０ないしｙ_ｊ３とをそれぞれ供給される。

本発明の別の態様は、外畳込み符号器によって並列に生成される多数の符号ビットを記憶し、多数の符号ビットを並列に内畳込み符号器へ供給することができるインターリーバを提供する。図２を再び参照すると、インターリーバは、外畳込み符号器と内畳込み符号器との間に接続されている。インターリーバは、符号ビットの1つ以上のパケットを記憶するように設計されている。全パケットを記憶した後で、符号ビットは、書込み順とは異なる読み出し順に検索され、符号ビットのインターリービングを達成する。インターリービングが望ましくないときは、符号ビットをインターリーバから同じ順序で検索することができる。

例示的な実施形態の外畳込み符号器は、Ｍデータビットを並列に受信し、符号化し、Ｍ・Ｒ符号ビットを生成するように設計することができる。なお、Ｒは、外畳込み符号器の符号レートに関係する（例えば、レート１／２の符号器においてＲ＝２）。処理を速め、かつ遅延を低減するために、符号ビットが符号器から生成されると、外畳込み符号器からのＭ・Ｒ符号ビットを並列に記憶するように、インターリーバを設計することができる。同様に、内畳込み符号器は、Ｎ符号ビットを並列に受信して符号化するように設計することができる。ここでも、処理を速め、かつ遅延を低減するために、インターリーバは、１読み出し動作において、少なくともＮ符号ビットを内畳込み符号器へ並列に供給するように設計することができる。

外畳込み符号器および内畳込み符号器の各々からの符号ビットは、他の符号レートで符号ビットを供給するようにパンクチャされる。例えば、再び表１を参照すると、外畳込み符号器からの出力は、パケットフォーマット１では、パンクチャされずに、１／２符号レートが得られ、パケットフォーマット２では、パンクチャされて、２／３の符号レートが得られる。同様に、内畳込み符号器からの出力は、パケットフォーマット１では、パンクチャされずに、１／２符号レートが得られ、パケットフォーマット２では、パンクチャされて、３／４の符号レートが得られる。符号器とインターリーバとの間のインターフェイスは、シンボルのパンクチャリングを効率的に達成するように設計することができる。

図７ａは、インターリーバ700の実施形態の図である。この実施形態では、インターリーバ700は、Ｐ個のポートをもつマルチポートメモリ710と共に実行される。なお、Ｐは、１よりも大きい。インターリーバを実行するのに使用される個々のメモリ装置に依存して、Ｐ個のポートの各々は、書込みおよび読み出し両用のポートとして使用されるか、または書込みまたは読み出しの専用ポートとして使用される。図７ａに示されている実施形態において、メモリ710は、書込みポートＤ_１ないしＤ_Ｗとして示されているＷ個のポートと、読み出しポートＱ_１ないしＱ_Ｒとして示されているＲ個のポートとを含む。メモリ710は、Ｐ個のアドレス入力Ａ_１ないしＡ_Ｐをさらに含み、Ｐ個のポートの各々が１つのアドレス入力をもつ。各書込みおよび読み出しポートは、Ｃビットを並列に転送することができる。

アドレス生成器720は、入力アドレスADDRを受信し、各活動状態のポートに対して必要なアドレスを生成し、メモリ710のアドレス入力Ａ_１ないしＡ_Ｐに、生成されたアドレスを与える。図７ａには簡潔化のために示されていないが、アドレス生成器720は、書込みまたは読み出し動作を行なうようにメモリ710に命令する1つ以上の制御信号も生成する。

１つの実施形態において、メモリ710は、多数の行および多数の列をもつ二次元メモリとして構成される。１つの実施形態において、符号ビットは、メモリ710の順次の行に書き込まれる。効率化のために、各行の幅は、各ポートの幅（すなわち、Ｃビット）に相当する。したがって、各書込み動作において、メモリ710の符号ビットのＷまでの行を、Ｗ個の書込みポートに書込むことができる。パケットの全体の符号ビットがメモリ710に記憶されると、符号ビットをメモリから検索することができる。１つの実施形態において、符号ビットは、メモリ710から行ごとに読み出される。図７ａに示されている実施形態では、各読み出し動作において、符号ビットのＲまでの行を、Ｒ個の読み出しポートから検索することができる。

インターリーバ700から内畳込み符号器へ符号ビットを供給するのに、種々の設計を使用することができる。実行する特定の設計は、個々のシステム要件に依存する。１つの設計では、Ｒ個のマルチプレクサ（multiplexer, MUX）730Aないし730Rは、Ｒ個の読み出しポートＱ_１ないしＱ_Ｒにそれぞれ接続されている。各読み出し動作において、符号ビットのＲまでの行がメモリ710から検索され、制御信号ＡＤ_１ないしＡＤ_Ｒと共に、マルチプレクサ730Aないし730Rへそれぞれ供給される。各マルチプレクサ730は、Ｃ符号ビットを受信し、各制御信号ＡＤ_Ｘに基づいて符号ビットの１つを選択し、選択された符号ビットをマルチプレクサの出力へ供給する。制御信号ＡＤ_１ないしＡＤ_Ｒは、符号ビットの各検索された行から、個々の符号ビットを検索する。したがって、Ｒ個のマルチプレクサ730を使用して、Ｒ個までの符号ビットを内畳込み符号器へ並列に供給することができる。

より明らかに理解するために、ここで、インターリーバの特定の設計について、図５ａ、５ｂ、および６において既に記載した外および内の畳込み符号器を用いて記載する。上述の符号器の設計では、外畳込み符号器は、１クロックサイクルにおいて、８データビットを並列に受信し、符号化し、１６符号ビットを生成し、内畳込み符号器は、４符号ビットを並列に受信し、符号化する。この特定のインターリーバの設計では、８ポートのメモリが用いられ、書込み動作において符号ビットを受信するのに４個のポートを使用し、読み出し動作において、符号ビットを供給するのに４個のポートを使用する。この設計では、各ポートは、８ビットを並列に受信または供給することができる。したがって、この特定の設計では、書込み動作において、３２個までの符号ビットをインターリーバに書込むことができ、読み出し動作において、３２個までの符号ビットをインターリーバから読み出すことができる。

図７ｂは、パンクチャリングを行なわないときの、外畳込み符号器とインターリーバとの間のインターフェイスの実施形態の図である。この実施形態では、外畳込み符号器によって生成された符号ビットは、４つのレジスタ732Aないし732Dへ供給される。レジスタ732Aおよび732Bは、第１のクロックサイクルにおいて生成される１６符号ビットを受信し、レジスタ732Cおよび732Dは、第２の（代わりの）クロックサイクルにおいて生成される１６符号ビットを受信する。パンクチャリングが行なわれないときは、１書込み動作において、レジスタ732Aおよび732D上の全部で３２個の符号ビットが、ポートＤ_１ないしＤ_４へ供給される。

図７ｃは、パンクチャリングを行なうときの、外畳込み符号器とインターリバとの間のインターフェイスの実施形態の図である。表１を再び参照すると、外符号の符号ビットが、パケットフォーマット２のパンクチャリングパターン（１０１１）でパンクチャされる。したがって、１クロックサイクルにおいて、１６符号ビットが生成され、４符号ビットがパンクチャされ、１２符号ビットが記憶される。最初に、第１のクロックサイクルにおいて生成された１６符号ビットが、レジスタ732Aおよび732Bに記憶され、第２のクロックサイクルにおいて生成された１６符号ビットが、レジスタ732Cおよび732Dに記憶される。パンクチャリングの後で、図７ｃに示されているように、２４符号ビットが残り、３個の書込みポート（例えば、Ｄ_１ないしＤ_３）へ供給される。

アドレス生成器は、パンクチャされていない符号ビットを、メモリ内の順次の行へ書き込むための適切なアドレスを供給する。符号ビットを書込むのに使用される各活動状態のポートに対して、１つのアドレスを生成する。したがって、アドレス生成器は、パンクチャリングが行なわれないときは、ポートＤ_１ないしＤ_４に対して、４つのアドレスを生成し、パンクチャリングが行なわれるときは、ポートＤ_１ないしＤ_３に対して、３つのアドレスを生成する。

４符号ビットを内畳込み符号器へ並列に供給するために、４行の符号ビットをメモリから検索し、４個の８×１マルチプレクサへ供給する。各マルチプレクサは、各３ビットの制御信号ＡＤ_Ｘも受信し、検索された行内の特定のビットを選択して、内畳込み符号器へ供給する。したがって、各検索されたビットのアドレスを、２つの部分へ分割すると、第１の部分はメモリ内の特定の行を識別し、第２の部分は行内の特定の位置を識別している。アドレスの第１の部分は、メモリの適切なアドレス入力へ供給され、第２の部分は、制御信号ＡＤ_Ｘとして供給される。アドレスの第１および第２の部分は、実行されるシステムまたは標準規格によって定められる特定のインターリービング方式にしたがって生成される。

例示的な実施形態のインターリーバは、他のメモリを使用して実行することもできる。例えば、１つの単一ポートのメモリ装置または多数のメモリ装置を使用して、多数のビットを並列に同時に記憶して、供給することができる。単一ポートのメモリ装置では、多数の書込み動作を使用して、生成された符号ビットを記憶し、多数の読み出し動作を使用して、要求される符号ビットを検索することもできる。多数のメモリ装置を用いる設計では、各メモリ装置は、マルチポートメモリの１ポート（または１対のポート）と同様に動作することができる。したがって、本発明の技術的範囲内で、数多くの設計を使用して、インターリーバを実行することができる。

上述の実施形態では、インターリーバは、外畳込み符号器と内畳込み符号器との間で使用される。この構成を使用して、ターボ符号器を実行し、ある特定の効果を得ることができる。別の符号器設計では、インターリービングは外畳込み符号器の後に不要であり、メモリは、外畳込み符号器の後に不要とされるか、または単に緩衝器として使用される。

例示的な実施形態の連接符号器は、種々のやり方で動作することができる。１つの特定の設計では、符号器は、１回に、１データパケットを符号化するように動作する。図２を再び参照すると、特定のデータパケットを、外畳込み符号器によって符号化し、インターリーバに記憶することができる。パケット全体を外畳込み符号器によって符号化した後で、符号ビットをインターリーバから検索して、内畳込み符号器によって符号化する。パケット全体が内畳込み符号器によって符号化されると、次のパケットが外畳込み符号器によって符号化される。この設計は、インターリーバのメモリ要件を緩和し、いくつかの応用において望ましい。

別の特定の設計では、インターリーバは、符号ビットの２つ以上のパケットを記憶する容量で実行される。例えば、インターリーバを実行するのに使用されるメモリは、２つのバンクに分割され、各メモリバンクは、符号ビットのパケット全体を記憶できる大きさをもつ。２つのメモリバンクにより、外および内の畳込み符号器は、２つのパケットを同時に処理することができる。外畳込み符号器は、第１のパケットを符号化して、このパケットの符号ビットを一方のメモリバンクへ記憶する。第１のパケットの全体がメモリに記憶された後で、外畳込み符号器は第２のパケットを符号化して、このパケットの符号ビットを第２のメモリバンクへ記憶する。外畳込み符号器が、現在のパケットの符号ビットを符号化して、一方のメモリバンクへ記憶する一方で、内畳込み符号器は、他方のメモリバンクから前のパケットの符号ビットを検索して、符号化することができる。この設計は、処理遅延を低減することができる。

図８は、幾つかの実施形態を実行するのに使用できる符号器800の特定の設計のブロック図である。符号器800を使用して、図１の符号器114を実行してもよい。符号器800は、処理装置810を含み、処理装置810は、アドレス生成器820およびメモリ830に接続される。処理装置810は、緩衝器802からのデータと、制御源（図示されていない）からの制御情報とを受信し、制御情報にしたがって受信データを符号化し、符号化されたデータを緩衝器850へ供給する。

図８に示されている実施形態では、処理装置810は、入力インターフェイス812、マルチビット符号器814、出力インターフェイス816、および制御装置818を含む。入力インターフェイス812は、緩衝器802のアドレスおよび制御信号を生成し、生成されたアドレスおよび制御信号に応答して、緩衝器802によって供給されたデータを受信し、受信したデータをマルチビット符号器814へルート設定する。マルチビット符号器814は、外および内の畳込み符号器を実行し、１つ以上のルックアップテーブルか、または図４において既に記載した符号器のような、１つ以上の符号器で実行される。外畳込み符号器として動作するときは、マルチビット符号器814は、入力インターフェイス812からのデータを符号化し、生成された符号ビットをメモリ830へ供給する。マルチビット符号器814は、内畳込み符号器として実行されるときは、メモリ830からの符号ビットを符号化し、生成された符号ビットを出力インターフェイス816へ供給する。その後で、出力インターフェイス816は符号化されたデータを緩衝器850へ供給する。

制御装置818は、例えば、符号化する特定のデータパケット、緩衝器802内のパケットの位置、パケットフォーマット、使用する符号化方式、緩衝器850内に符号化されたパケットを記憶するための位置、等のような、種々の制御情報を受信する。その後で、制御装置818は、緩衝器802から適切なデータビットを検索するように入力インターフェイス812に命令し、適切な符号化方式を使用するように符号器状態機械814に命令し、さらに加えて、符号化されたデータを、緩衝器850内の適切な位置に供給するように出力インターフェイス816に命令する。

アドレス生成器820は、符号ビットをメモリ830へ書込み、かつ符号ビットをメモリから読み出すための適切なアドレスを生成する。アドレス生成器820は、論理、ルックアップテーブル、または他の設計で実行することができる。
メモリ830は、マルチビット符号器814によって生成された符号ビットを記憶し、さらに加えて、記憶された符号ビットを、マルチビット符号器814へ供給する。アドレスを適切に生成することによって、メモリ830は、符号ビットのインターリービングを行なうように動作することができる。メモリ830は、上述のようなマルチポートメモリか、または１つ以上のメモリ装置で実行することができる。

図９は、多数のデータビットを並列に連接符号化するための方法の実施形態のフローチャートである。最初に、ステップ912において、特定のデータパケットから多数（Ｍ）のデータビットを受信し、ステップ914において、第１の（例えば、畳込み）符号化方式にしたがって並列に符号化し、多数（ＭＲ）の符号ビットを生成する。ステップ916において、生成された符号ビットのゼロ個以上を、第１のパンクチャリング方式でパンクチャして、異なる符号レートで符号ビットを供給する。ステップ918では、パンクチャされていない符号ビットをメモリに記憶する。

図９に示されている実施形態では、第１の符号化方式によって全パケットを符号化し、第２の符号化方式による次の符号化まで記憶する。これは、上述のような、符号ビットのインターリービングを可能にする。したがって、ステップ920において、全パケットが符号化されたかどうかを判断する。答えがノーであるときは、処理はステップ912へ戻り、別のＭ（または、Ｍ未満）データビットを受信する。

全パケットが符号化されたときは、ステップ922において、多数（Ｎ）の符号ビットをメモリから検索し、ステップ924において、第２の（例えば、畳込み）符号化方式にしたがって、並列に符号化し、多数（ＮＲ）の符号ビットを生成する。ここでも、第２の符号化方式によって生成される符号ビット数は、方式の特定の符号レートに依存する。加えて、ここでも、ステップ926において、生成された符号ビットのゼロ個以上を、第２のパンクチャリング方式でパンクチャし、別の符号レートで符号ビットを供給する。ステップ928において、パンクチャされていない符号ビットを、符号化されたデータとして次の処理装置（例えば、図１の変調器116）へ供給する。

効率化および遅延の低減のために、Ｗワードを（例えば、Ｗ個の書込みポートを介して）メモリへ並列に記憶し、Ｒワードを（例えば、Ｒ個の読み出しポートを介して）メモリから並列に検索する。Ｗワードは、第１の符号化方式からパンクチャされていない符号ビットを並列に記憶することができ、Ｒワードは、Ｎ符号ビットを第２の符号化方式へ並列に供給することができる。メモリは上述のやり方で動作し、符号ビットのインターリービングを実現する。例えば、Ｗワードは、メモリ内の順次の行へ書き込まれ、Ｒワードは、メモリ内の置換された行から読み出される。

例示的な実施形態の符号器およびインターリーバを使用して、符号化時間を相当に短くすることができる。外畳込み符号器を使用して、Ｍデータビットを並列に符号化し、内畳込み符号器を使用して、Ｎ符号ビットを並列に符号化することによって、符号化遅延全体を相当に低減することができる。本発明のインターリーバは、書込み動作において多数の符号ビットを受信し、読み出し動作において多数の符号ビットを供給する能力を使用して、並列符号化を支援する。表７には、ＨＤＲシステムにおいて、Ｍ＝８およびＮ＝４を用いて、パケットフォーマット１および２の、特定の設計における処理遅延の向上が示されている。

表７に示されている特定の設計では、符号化遅延全体が、パケットフォーマット１では４．８分の１、パケットフォーマット２では５．０分の１に低減している。とくに、内畳込み符号器において、並列に符号化するビット数（すなわち、Ｎ）を増加することによって、処理遅延をさらに向上できることが確認できる。

本発明の符号器およびインターリーバによって与えられる処理遅延がより短くなると、多数の長所が得られる。これらの長所の幾つかについては、簡潔に別途記載する。
第１に、より短い処理遅延を使用して、遅延要件がより厳密な音声および画像のような一定のタイプのサービスを支援することができる。したがって、遅延に敏感な応用のための、より効率的な符号化方式に、より短い処理遅延を使用することができる。

第２に、より短い処理遅延は、システムの性能を向上することができる。例えば、特定のユーザまたはデータレートが、特定の時間に判断される通信リンクの状態に基づいて選択されるとき、処理遅延がより短くなると、リンク状態がデータ伝送の時間によって変化しない可能性が高まる。リンク状態は、一般に、時間にしたがって変化し、処理遅延がより長くなると、リンク状態が、データ伝送時間によって変化する可能性が高まり、性能が劣化することになる。

第３に、処理遅延がより短くなると、いくつかの通信システムの容量を向上することができる。例えば、ＨＤＲシステムにおいて、電力制御データは、トラヒックデータと多重化され、ユーザ端末へ伝送される。処理遅延がより短くなると、ユーザ端末の伝送電力をより正確に制御でき、したがって、システム容量を増加し、かつ性能を向上することができる。

第４に、処理遅延がより短くなると、１処理時間スロット（すなわち、ＨＤＲシステムにおける順方向リンクスロット）において多数の伝送エンティティによってハードウエア資源（すなわち、符号器）を順次に共用し、ハードウエア設計の領域全体を低減することができる。

本発明の符号器のある特定の態様および実施形態は、ＨＤＲシステムの順方向リンクについてとくに記載されていることを、明らかにしておく。しかしながら、本発明は、同じ、類似の、または異なる符号化方式を用いる他の通信システムにおいて使用することもできる。例えば、本発明の符号器を使用して、多数のデータビットを並列に受信して、符号化できる畳込み符号器を実行することができる。本発明の符号器を使用して、ターボ符号器のような、多数のデータビットを並列に受信および符号化できる連接符号器を実行することもできる。符号器の特定の設計は、例えば、実行される特定の多項式生成行列、並列に符号化するためのビット数、パケットフォーマット、符号テールビットの使用、などのような種々の要因に依存する。

本発明の符号器は、通信システムの基地局またはユーザ端末（例えば、移動装置、電話、等）に効果的に使用することができる。順方向リンク（すなわち、ダウンリンク）の符号化と、逆方向リンク（すなわち、アップリンク）の符号化とは異なり、一般に、実行される特定のＣＤＭＡシステムまたは標準規格に依存する。したがって、本発明の符号器は、一般に、これが使用される個々の応用に対して特別に設計される。

表２および３に示されている特定の設計を参照すると、外畳込み符号器の次の状態および出力は、７つまでの項をもつ関数を用いて生成することができる。表４ないし６に示されている特定の設計を参照すると、内畳込み符号器の次の状態および出力は、５つまでの項をもつ関数を用いて生成することができる。これらの関数は、この技術において知られているやり方で論理ゲートを使用して容易に生成することができる。外および内の畳込み符号器の他の素子（例えば、レジスタ、マルチプレクサ）も、この技術において知られているやり方で実行することができる。

本発明の符号器の上述の素子の一部または全て（例えば、マルチビット符号器、入力および出力インターフェイス、制御装置、符号器状態機械、出力生成器、マルチプレクサ、等）は、１つ以上の特定用途向け集積回路（application specific integrated circuit, ASIC）、ディジタル信号プロセッサ（digital signal processor, DSP）、プログラマブル論理装置（programmable logic device, PLD）、複合ＰＬＤ（Complex PLD, CPLD）、制御装置、マイクロ制御装置、マイクロプロセッサ、ここに記載されている機能を実行するように設計された他の電子装置、またはその組み合わせの中で実行することができる。本発明の符号器の素子の一部または全ては、プロセッサ上で実行されるソフトウエアまたはファームウエアを使用して実行することもできる。

本発明のインターリーバを実行するのに使用されるような、メモリまたはメモリ装置は、例えば、ランダムアクセスメモリ（random access memory, RAM）、ダイナミックＲＡＭ（dynamic RAM, DRAM）フラッシュメモリ、等のような種々のメモリ技術を使用して実行される。メモリ装置は、例えば、ハードディスク、ＣＤ−ＲＯＭドライブ、等のような記憶素子を使用して実行することができる。メモリ装置の種々の他の実行が可能であり、本発明の技術的範囲内である。

好ましい実施形態についてのこれまでの記載は、当業者が、本発明を作成または使用できるようにするために与えられている。これらの実施形態に対する種々の変更は、当業者には容易に明らかであり、ここで定義されている一般的な原理は、発明の能力を使用せずに、他の実施形態へ応用される。したがって、本発明は、ここに示されている実施形態に制限されることを意図されておらず、ここに開示されている原理および新規な特徴と両立する最も幅広い範囲にしたがうことを意図されている。

通信システムのブロック図。 本発明のいくつかの実施形態を実行するように設計される符号器のブロック図。 １つの実施形態にしたがう多項式生成行列の特定の組を実行する連接符号器の図。 １つの実施形態にしたがって多数のデータビットを並列に符号化するための連接符号器のブロック図。 種々の実施形態にしたがって、特定の多項式生成行列を実行し、８データビットを並列に符号化するための畳込み符号器の模式図。 種々の実施形態にしたがって、特定の多項式生成行列を実行し、８データビットを並列に符号化するための畳込み符号器の模式図。 別の特定の多項式生成行列を実行し、４符号ビットを並列に符号化することができる畳込み符号器の１つの実施形態の模式図。 インターリーバの図。 種々の実施形態にしたがう、外畳込み符号器とインターリーバとの間においてパンクチャリングを行なわないインターフェイスのブロック図。 種々の実施形態にしたがう、外畳込み符号器とインターリーバとの間においてパンクチャリングを行なうインターフェイスのブロック図。 １つの実施形態にしたがう符号器のブロック図。 １つの実施形態にしたがって多数のデータビットの連接符号化を並列に実行するための方法のフローチャート。

符号の説明

100・・・通信システム、110・・・送信機装置、130・・・受信機装置、200,300,800・・・符号器、310・・・外畳込み符号器、312,316,318,342,346・・・加算器、314,344,514,614,732・・・レジスタ、340・・・内畳込み符号器、400,500,600・・・畳込み符号器、510,610・・・符号器状態機械、512,522,532,612,622・・・ＡＮＤゲート、520・・・データ位相出力生成器、530・・・符号テール位相出力生成器、440,540,542,640,642,644,730・・・マルチプレクサ、700・・・インターリーバ。

Claims (23)

1. 多数のデータビットを並列に符号化するための畳込み符号器であって、
   複数のＭデータビットを並列に受信するように動作する状態機械であって、状態機械の次の状態を示す値の組を与えるように構成された複数の並列レジスタをもち、次の状態が、Ｍデータビットと、状態機械の現在の状態を示すレジスタからの値の組との関数である状態機械と、
   状態機械に接続されていて、かつＭデータビットと、レジスタからの現在の状態の値の組とを受信し、それに応答して、複数のＭＲ符号ビットを生成するように動作する出力生成器とを含み、出力生成器が、
   Ｍデータビットと、現在の状態の値の組とを受信して、それに応答して、第１の複数のＭＲ符号ビットを生成するように動作する第１の出力生成器と、
   Ｍデータビットと、現在の状態の値の組とを受信して、それに応答して、第２の複数のＭＲ符号ビットを生成するように動作する第２の出力生成器とを含み、
   第１の符号化段階において、第１の複数のＭＲ符号ビットが選択され、第２の符号化段階において、第２の複数のＭＲ符号ビットが選択され、状態機械が、第２の符号化段階の間は、既知の状態に設定される畳込み符号器。
2. 既知の状態が、ゼロの値の組によって定められる請求項１記載の畳込み符号器。
3. 状態機械が、特定の多項式生成行列を実行するように構成されている請求項１記載の畳込み符号器。
4. 状態機械が、論理素子の組を含み、各論理素子が、Ｍデータビットをもつ選択されたものと、現在の状態の値の組をもつ選択されたものとに接続され、各論理素子が、レジスタの１つに接続された出力をもつ請求項１記載の畳込み符号器。
5. 状態機械および出力生成器が、８以上のデータビットを並列に受信し、符号化するように設計されている請求項１記載の畳込み符号器。
6. 複数の並列データビットを受信するように構成された第１の符号器であって、データビットの関数として、第１の組の符号ビットを生成するのに使用される複数の並列レジスタをもつ第１の符号器と、
   第１の組の符号ビットからのパンクチャされていない符号ビットの関数として、第２の組の符号ビットを生成するのに使用される複数の並列レジスタをもつ第２の符号器とを含む連結畳込み符号器。
7. 第１および第２の符号器の各々が、多項式生成行列を実行するように構成されている請求項６記載の連結畳込み符号器。
8. 第１の符号器が、並列データビットに対して動作して、その結果を、第１の符号器のレジスタに適用するように構成された入力論理をさらに含み、第２の符号器が、第１の組の符号ビットからのパンクチャされていない符号ビットに対して動作して、その結果を、第２の符号器のレジスタに適用するように構成された入力論理をさらに含む請求項６記載の連結畳込み符号器。
9. 第１の符号器が、第１の符号器のレジスタの出力から第１の組の符号ビットを生成するように配置された出力論理をさらに含み、第２の符号器が、第２の符号器のレジスタの出力から第２の組の符号ビットを生成するように配置された出力論理をさらに含む請求項６記載の連結畳込み符号器。
10. 第１の符号器と第２の符号器との間に接続されたインターリーバをさらに含む請求項６記載の連結畳込み符号器。
11. インターリーバがメモリを含み、メモリが、第１の組の符号ビットからのパンクチャされていない符号ビットを、メモリ内の連続する行へ記憶して、パンクチャされていない符号ビットを、メモリ内の転置された行から第２の符号器へ適用するように構成されている請求項１０記載の連結畳込み符号器。
12. インターリーバが、メモリと第２の符号器との間に接続された複数のマルチプレクサをさらに含み、マルチプレクサが、メモリ内の転置された行を選択するように構成されていて、パンクチャされていない符号ビットが、メモリから第２の符号器へ適用される請求項１１記載の連結畳込み符号器。
13. 複数の並列入力を受信するように構成された畳込み符号器であって、入力の関数として、符号ビットの組を生成するのに使用される複数の並列レジスタをもつ畳込み符号器と、
    外畳込み符号化動作中に、複数のデータビットを畳込み符号器の並列入力へ与えるように構成された入力インターフェイスと、
    外畳込み符号化動作中に、畳込み符号器から第１の組のパンクチャされていない符号ビットを記憶し、内畳込み符号化動作中に、第１の組のパンクチャされていない符号ビットを畳込み符号器の並列入力へ与えるように構成されたメモリと、
    内畳込み符号化動作中に、畳込み符号器から第２の組のパンクチャされていない符号ビットを受信し、第２の組のパンクチャされていない符号ビットを、符号化されたデータとして出力するように構成された出力インターフェイスとを含むデータ符号器。
14. メモリの書込みおよび読み出し動作のためのアドレスを生成するように構成されたアドレス生成器をさらに含む請求項１３記載のデータ符号器。
15. 連結畳込み符号化の方法であって、
    複数の並列データビットを受信することと、
    複数の並列レジスタを使用して、データビットの関数として第１の組の符号ビットを生成することと、
    複数の並列レジスタを使用して、第１の組の符号ビットからのパンクチャされていない符号ビットから、第２の組の符号ビットを生成することとを含む方法。
16. 第１および第２の組の符号ビットの生成が、同じ並列レジスタを共用する時間も含む請求項１５記載の方法。
17. 第１の組の符号ビットを生成するのに使用される並列レジスタが、第２の組の符号ビットを生成するのに使用される並列レジスタとは異なる請求項１５記載の方法。
18. 各第１および第２の組の符号ビットの生成が、多項式生成行列を実行することを含む請求項１５記載の方法。
19. 第１の組の符号ビットの生成が、入力論理を用いて、データビットに対して動作することと、その結果を、このような第１の組の符号ビットを生成するのに使用されるレジスタに適用することとをさらに含み、第２の組の符号ビットの生成が、入力論理を用いて、第１の組の符号ビットからのパンクチャされていない符号ビットに対して動作することと、その結果を、このような第２の組の符号ビットを生成するのに使用されるレジスタに適用することとを含む請求項１５記載の方法。
20. 第１の組の符号ビットの生成が、出力論理を用いて、このような第１の組の符号ビットを生成するのに使用されるレジスタの出力に対して動作することと、第２の組の符号ビットの生成が、出力論理を用いて、このような第２の組の符号ビットを生成するのに使用されるレジスタの出力に対して動作することとをさらに含む請求項１５記載の方法。
21. 第１の組の符号ビットからパンクチャされていない符号ビットをインターリーブし、第２の組の符号ビットが、インターリーブされたパンクチャされていない符号ビットから生成されることをさらに含む請求項１５記載の方法。
22. 第１の組の符号ビットからパンクチャされていない符号ビットをインターリーブすることが、第１の組の符号ビットからのパンクチャされていない符号ビットを、メモリ内の連続する行に記憶することと、メモリ内に記憶されたパンクチャされていない符号ビットを、転置された行から読み出すこととを含む請求項２１記載の方法。
23. メモリ内に記憶されたパンクチャされていない符号ビットを、転置された行から読み出すことが、メモリ内の行間で選択的に多重化することを含む請求項２２記載の方法。

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