JP2005527933A5

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Publication number: JP2005527933A5
Application number: JP2004509958A
Authority: JP
Filing date: 2003-05-29
Publication date: 2006-06-08
Anticipated expiration: 2023-05-29

Claims

制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有する不揮発性メモリセルの消去方法において、
消去期間に、前記制御ゲートにコモン電圧に対して負の電圧パルスを供給し、
消去期間よりも短い第２の期間に、前記ソースにコモン電圧に対して正の電圧パルスを供給し、
前記第２の期間の終了時点で前記正の電圧パルスの供給を停止し、
前記第２の期間の終了時点で前記正の電圧パルスの供給を停止することで、前記負の電圧パルスの振幅を効果的に増加させることを特徴とする不揮発性メモリセルの消去方法。
請求項１記載の方法において、
さらに、データ保持と消去速度間で所望のバランスを得るためのソース消去とチャネル消去の相対的寄与率を取得するために、前記負の電圧パルス及び前記正の電圧パルスの時間的長さを調整することを特徴とする方法。
請求項２記載の方法において、
さらに、データ保持と消去速度間で所望のバランスを得るために、消去アルゴリズムによって、ソース消去とチャネル消去の相対的寄与率を調整することを特徴とする方法。
請求項３記載の方法において、
データ保持と消去速度間での所望のバランスは、製造過程において設定可能であることを特徴とする方法。
請求項３記載の方法において、
データ保持と消去速度間での所望のバランスは、ユーザによって調整可能であることを特徴とする方法。
請求項１記載の方法において、
前記第２の期間は、消去期間より約２ｍｓ短いことを特徴とする方法。
請求項１記載の方法において、
前記負の電圧パルスの振幅の増加は３Ｖを超えることを特徴とする方法。
メモリ内においてそれぞれソース、ドレイン、フローティングゲート及び制御ゲートを有する不揮発性メモリセルの消去方法において、
第１の時間の開始時点から１つあるいはそれ以上のセルの前記制御ゲートにコモン電圧に対して負の電圧を印加し、
第１の時間のほぼ同じ時間の開始時点から前記１つあるいはそれ以上のセルの前記ソースにコモン電圧に対して正の電圧を印加し、
前記第１の時間後に生じる第２の時間で前記正の電圧を放電して、前記第２の時間で前記負の電圧を増加させ、
前記第２の時間後に生じる第３の時間で前記負の電圧を放電することを特徴とする不揮発性メモリセルの消去方法。
請求項８記載の方法において、
前記第２の時間での負の電圧の増加は、それが前記制御ゲートに結合するように、前記正の電圧パルスの放電速度によってもたらされることを特徴とする方法。
請求項８記載の方法において、
前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって効果的に増加することを特徴とする方法。
請求項１０記載の方法において、
前記低寄生ドレイン容量は、前記ワード線駆動トランジスタへのドーピング濃度の調整によって定められることを特徴とする方法。
請求項１１記載の方法において、
前記ワード線駆動トランジスタへのドーピング濃度の調整は、前記ワード線駆動トランジスタにおけるドレイン、あるいは前記ドレインに近接するチャネル領域、あるいはこれら両者へのドーピング濃度を低くすることを特徴とする方法。
それぞれソース、ドレイン、フローティングゲート及び制御ゲートを有する不揮発性メモリセルの消去方法において、
第１の時間の開始時点から１つあるいはそれ以上のセルの前記制御ゲートにコモン電圧に対して第１の極性の電圧を印加し、
第１の時間のほぼ同じ時間の開始時点から前記１つあるいはそれ以上のセルの前記ソースにコモン電圧に対して第２の極性の電圧を印加し、
前記第１の時間後に生じる第２の時間で前記第２の極性の電圧を放電して、前記第２の時間で前記第１の極性の電圧をフローティング状態にし、
前記第２の時間後、少なくとも２マイクロセカンド経過後に前記第１の極性の電圧を放電することを特徴とする不揮発性メモリセルの消去方法。
請求項１３記載の方法において、
前記第１の極性は負であり、前記第２の極性は正であることを特徴とする方法。
請求項１３記載の方法において、
前記第１の電圧は、４〜６Ｖであることを特徴とする方法。
請求項１５記載の方法において、
前記第２の電圧は、−８〜−１３Ｖであることを特徴とする方法。
請求項１３記載の方法において、
前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって効果的に増加することを特徴とする方法。
請求項１７記載の方法において、
前記ワード線駆動トランジスタの寄生ドレイン容量は、前記ワード線駆動トランジスタへの低濃度ドーピングによって低減されることを特徴とする方法。
請求項１７記載の方法において、
前記ワード線駆動トランジスタの寄生ドレイン容量は、ゲートスペーサを有することによって低減されることを特徴とする方法。
請求項１３記載の方法において、
さらに、前記第２の極性の電圧の放電後における前記第１の極性の電圧の放電を緩和することによって低ドレインリークとされたワード線駆動トランジスタを使用することを特徴とする方法。
制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有する不揮発性メモリセルの消去方法において、
第１の所定期間に、前記ソースにコモン電圧に対して正の電圧を印加し、
前記制御ゲートにコモン電圧に対して負の電圧を印加し、
前記第１の所定期間の終了時点で前記正の電圧を放電し、
前記第１の所定期間の終了時点で前記負の電圧についていくつかの規定電圧から解放し、
前記第１の所定期間を超えた所定の遅延時間だけ前記負の電圧を放電するための時間を延ばすことを特徴とする不揮発性メモリセルの消去方法。
請求項２１記載の方法において、
前記負の電圧の増加は、前記第１の所定期間の終了時点での前記正の電圧の急速放電によって前記所定の遅延時間に生じることを特徴とする方法。
請求項２１記載の方法において、
前記所定の遅延時間での前記負の電圧の大きさは、ワード線容量と比較して低寄生ドレイン容量のワード線駆動トランジスタを使用することによって増加することを特徴とする方法。
請求項２１記載の方法において、
前記所定の遅延時間に、ホールは、前記フローティングゲートと前記ソース間のトンネル酸化膜から離脱することを特徴とする方法。
制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有するメモリセルの消去方法において、
前記制御ゲートにコモン電圧に対して負の電圧を印加し、
前記ソースにコモン電圧に対して正の電圧を印加し、
前記正の電圧を放電し、
前記正の電圧が放電されている時間において前記負の電圧を増加し、
前記負の電圧の増加が達成した後に前記負の電圧を放電することを特徴とするメモリセルの消去方法。
請求項２５記載の方法において、
前記負の電圧は、前記正の電圧の急速放電によって効果的に増加することを特徴とする方法。
請求項２６記載の方法において、
さらに、データ保持と消去速度間で所望のバランスを得るためのソース消去とチャネル消去の相対的寄与率を取得するために、前記負の電圧パルス及び前記正の電圧パルスの時間的長さを調整することを特徴とする方法。
請求項２６記載の方法において、
さらに、データ保持と消去速度間で所望のバランスを得るために、消去アルゴリズムによって、ソース消去とチャネル消去の相対的寄与率を調整することを特徴とする方法。
請求項２８記載の方法において、
データ保持と消去速度間での所望のバランスは、アルゴリズムヒューズによって設定可能であることを特徴とする方法。
請求項２８記載の方法において、
データ保持と消去速度間での所望のバランスは、ユーザによって調整可能であることを特徴とする方法。
請求項２６記載の方法において、
前記フローティングゲートと前記ソース間のトンネル酸化膜にトラップされたホールを中和する前記負の電圧を増加することを特徴とする方法。
制御ゲート、フローティングゲート、ソース、ドレイン及び基体を有するメモリセルの消去方法において、
消去期間に、前記制御ゲートに負電圧パルスを供給し、
前記消去期間の開始とほぼ同じに、前記ソースに正電圧パルスを供給し、
第１の所定期間後に前記正電圧パルスの供給を停止し、
第２の所定期間後に前記負電圧パルスの供給を停止し、
前記第２の所定期間は、前記消去期間よりも長いことを特徴とするメモリセルの消去方法。
請求項３２記載の方法において、
フローティングゲートとチャネル領域との間に位置したトンネル酸化膜にトラップされたホールの数が、所定の遅延時間に低減されることを特徴とする方法。
請求項３２記載の方法において、
前記正電圧パルスの供給の停止の結果として、前記負電圧が所定の遅延時間に増加することを特徴とする方法。
ソース、ドレイン、制御ゲート、フローティングゲート及び基体を有する少なくとも１つのメモリセルと、メモリ制御回路と、ワード線と、複数のワード線駆動トランジスタとを有するフラッシュメモリにおいて、
前記メモリ制御回路は、第１の所定期間に前記ソースとコモン電圧の領域との間に正電圧を印加し、第２の所定期間に前記ゲートとコモン電圧の領域との間に負電圧を印加し、
前記第２の所定期間は、前記第１の所定期間とほぼ同じ時間に開始し、前記第１の所定期間の終了後、所定の遅延時間が経過して終了することを特徴とするフラッシュメモリ。
請求項３５記載のフラッシュメモリにおいて、
前記負電圧は、前記第１の所定期間の終了時点に、急速に放電されることを特徴とするフラッシュメモリ。
請求項３５記載のフラッシュメモリにおいて、
前記負電圧の振幅は、前記所定の遅延時間に効果的に増加することを特徴とするフラッシュメモリ。
請求項３７記載のフラッシュメモリにおいて、
前記負電圧の振幅は、前記所定の遅延時間に、約５Ｖ程度増加することを特徴とするフラッシュメモリ。
請求項３７記載のフラッシュメモリにおいて、
前記負電圧の振幅は、前記所定の遅延時間に効果的に増加することを特徴とするフラッシュメモリ。
請求項３７記載のフラッシュメモリにおいて、
前記ソースとコモン電圧の領域間に印加される前記正電圧が３〜６Ｖであることを特徴とするフラッシュメモリ。
請求項４０記載のフラッシュメモリにおいて、
さらに、ワード線駆動トランジスタは、ワード線容量と比較して低寄生ドレイン容量を有することを特徴とするフラッシュメモリ。
請求項４１記載のフラッシュメモリにおいて、
前記低寄生ドレイン容量が、ＬＤＤ領域によって、少なくとも部分的に実現されていることを特徴とするフラッシュメモリ。
請求項４１記載のフラッシュメモリにおいて、
前記低寄生ドレイン容量は、ゲートスペースによって、少なくとも部分的に実現されていることを特徴とするフラッシュメモリ。
請求項４０記載のフラッシュメモリにおいて、
前記所定の遅延時間の前に、前記ゲートとコモン電圧の領域との間に印加される前記負電圧は、約１０Ｖであることを特徴とするフラッシュメモリ。
ソース、制御ゲート、フローティングゲート、ドレイン及び基体を有するフラッシュメモリの消去方法において、
前記ソースに、コモン電圧に対して第１の所定の継続時間を有する正電圧パルスを供給し、
ほぼ同時に、前記制御ゲートに、コモン電圧に対して第２の所定の継続時間を有する負電圧パルスを供給し、
前記第２の所定の継続時間は、前記第１の所定の継続時間よりも長いことを特徴とするフラッシュメモリの消去方法。
請求項４５記載の方法において、
前記正電圧が放電された後に、前記負電圧が効果的に増加することを特徴とする方法。
ソース、制御ゲート、フローティングゲート、ドレイン及び基体を有するメモリデバイスのトンネル酸化膜内のホールを低減する方法において、
制御ゲートとコモン参照電圧との間に印加される負電圧の大きさを増加するためにソース電圧を低減させることを特徴とする方法。
請求項４７記載の方法において、
前記ソース電圧の低減を急速に行うことを特徴とする方法。
請求項４７記載の方法において、
負電圧の増加が、容量結合によって生じることを特徴とする方法。
請求項４７記載の方法において、
負電圧の増加が、ワード線と負電圧電源との間の容量によって引き起こされることを特徴とする方法。
ソース、制御ゲート、フローティングゲート、ドレイン及び基体を有するメモリデバイスのトンネル酸化膜内のホールを低減する方法において、
前記ソースに印加される電圧（コモン電圧に対して正の電圧）を低減することによって、前記制御ゲートにコモン電圧に対して負の電圧を結合させることを特徴とする方法。
ソース、制御ゲート、フローティングゲート、ドレイン及び基体を有するメモリデバイスのトンネル酸化膜内のホールを低減する方法において、
前記結合は容量によって増大されることを特徴とする方法。