JP2005524219A - 電子装置の製造方法 - Google Patents

電子装置の製造方法 Download PDF

Info

Publication number
JP2005524219A
JP2005524219A JP2003553612A JP2003553612A JP2005524219A JP 2005524219 A JP2005524219 A JP 2005524219A JP 2003553612 A JP2003553612 A JP 2003553612A JP 2003553612 A JP2003553612 A JP 2003553612A JP 2005524219 A JP2005524219 A JP 2005524219A
Authority
JP
Japan
Prior art keywords
nitrogen
copper
layer
seed layer
metal wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003553612A
Other languages
English (en)
Other versions
JP4381814B2 (ja
Inventor
ロベルトゥス、アー．エム．ウォルタース
アヌーク、エム．ファン、グラフェン‐クラッセン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JP2005524219A publication Critical patent/JP2005524219A/ja
Application granted granted Critical
Publication of JP4381814B2 publication Critical patent/JP4381814B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76867—Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本発明は、半導体本体上に銅金属配線を設ける方法を提供するもので、窒素含有銅種層を形成するために窒素含有雰囲気内で銅を堆積し、そしてこの種層上に銅金属配線を形成する工程と、そして、さらに、窒素を放出して半導体本体から種層を分離するバリア層の一部を形成するために種層を加熱する工程とを備える。

Description

本発明は、基板上に銅金属配線を備え、銅金属配線が種層と銅金属配線層とを有する半導体装置の製造方法であり、窒素と銅を含む種層を形成するために窒素含有雰囲気内で銅を堆積する工程と、この種層上に銅金属配線層を形成する工程とを備えた製造方法に関する。
さらに、本発明は、金属窒化物を有するバリア層と銅金属配線とのスタックが基板上に存在し、バリア層と銅金属配線とが相互界面を有する電子装置に関する。
金属配線層と金属配線パスにより集積回路内に接続性をもたせることは良く知られている。半導体産業において良く用いられつつある金属配線材料の一つが銅である。しかし、銅は各種材料、特に、酸化物等の誘電体材料を介して素早く拡散することが見られるという点で不利なことがある。
従って、銅金属配線を採用しようとする半導体構造では、銅金属配線を半導体本体の下部材料から分離し、半導体本体内へのそのような拡散を防止するためのバリア材料を備えている。窒素を含むバリア層がよく選択されるが、そのようなバリア層と、次に行われる銅金属配線層の電気堆積の前にバリア層上に堆積される銅種層との間に達成される付着の程度に関し欠点がある。さらに、そのような構造の一部となる銅金属配線部分によりもたらされるシート抵抗に関する欠点もある。
米国特許番号６，１７４，７９９は、冒頭に記載した種類の電子装置とこれに対応する製造方法とについて開示している。この知られている方法では、種層が銅と、マグネシウム、錫又はアルミニウムとの合金を有している。この種層は、窒素含有量が一定でない種層を設けるために、種堆積が進むに従い濃度が減少する窒素雰囲気内で堆積される。この窒素含有量の変化は、バリア層に最も近い種層の領域が高窒素含有量を有し、これに対し、バリア層から遠い領域、即ち、銅金属配線が電気堆積される表面を形成する領域が低窒素含有量を有し、又は全く窒素を有しないというようなものである。あるいは、種層が窒素含有量が異なる三つの副層を含むこともできる。バリア層と銅金属配線層との両者に対する種層の適切な付着性が達成されることが考えられる。
この知られている方法の欠点は、必要以上に、特に、窒素含有量が一定でない種層を得るための窒素雰囲気制御を必要とすることに関し、複雑であるということである。
従って、本発明の第一の目的は、上述のような方法であって、窒素雰囲気制御を必要とせず、それにも関わらず、バリア層と銅金属配線層との両者に対する種層の適切な付着性を与える方法を提供することである。
本発明の第二の目的は、冒頭に記載したような電子装置であって、バリア層と銅金属配線との間に適切な付着性がある電子装置を提供することである。
前記第一の目的は、前記銅金属配線を形成する前に、前記積層に含まれる前記窒素を放出して前記基板から前記種層を分離するバリア層の一部を形成するために、前記種層を加熱することにより達成される。
前記第二の目的は、前記界面を介しての窒素の拡散の結果として前記界面のある領域内において前記バリア層が窒素を豊富に有することにより達成される。
前記種層を加熱することにより、窒素を含む銅が効果的に崩壊し、これによりシート抵抗が効果的に減少し、これと共に必要な窒素の放出も行われる。バリア領域が銅種層とさらに後で堆積される銅金属配線層とが半導体本体内に拡散するのを防止するのに、この放出された窒素が基板下部領域を効果的に窒化させる。このバリアの機能性の効果的な改善はあるべき位置にすでに存在する銅種層により現場（ｉｎ ｓｉｔｕ）で達成される。従って、必要な半導体本体に対する銅種層の付着が、効果的なバリア層を提供するために必要な下部領域の窒化の前に達成される。
本発明の方法においては、銅金属配線層が設けられる前に種層が加熱される。もし、加熱が後段階で行われると、それは作用しなくなる。銅金属配線層は、通常、電気メッキで設けられ、そして、その後、化学機械研磨により研磨できる。もし、加熱が電気メッキの後で行われると、加熱の作用でこの銅金属配線層を加熱させてしまうことになる。これにより、結晶化が再度起こることもあり、銅金属配線層に亀裂が入ることもありうる。もし、加熱がいかなる後段階でも行われると、窒素の拡散が効果的に行われなくなる。
本発明の方法は、電子装置の製造において、二回乃至それ以上度々行ってもよい、銅金属配線の加熱工程に対する感度は、研磨により余分な銅金属配線が除去された後に欠陥が生じるほどには高くない。従って、第一金属配線を設け、窒素が効果的に拡散される加熱工程を行い、そして、その後、第二金属配線を設け、第二金属配線の種層の窒素が効果的に拡散される加熱工程を行うことが可能になる。
窒素をバリア層に拡散させるために種層堆積直後に加熱工程を行うのが好ましいが、この拡散は、他の方法、例えば、高圧下で触媒の存在下で行うこともできる。
拡散、そして、その後の下部基板の窒化又は窒化物濃縮により、バリア層と銅金属配線との間の界面に窒素含有量が次第に変化する領域が成長する。その結果、バリア層と銅金属配線との間の付着性が良好になる。種層と銅金属配線との間の付着性は、銅種層からの窒素の拡散によっても良好になる。銅種層の窒素含有量の選択により付着性が最適化される。
日本特許０７０９０５４６が、銅と窒素含有ガスとでターゲットをスパッタリングして得られる銅金属配線を基板上に有する半導体装置を開示している。これは、窒素含有銅金属配線が０．２乃至１７％の窒素を含むことになる。しかし、銅金属配からの窒素拡散をもたらす本発明の方法における加熱工程については開示が無い。その結果、銅金属配線は優れた酸化抵抗を示すかも知れないが、しかし、本銅金属配線のような低い電気抵抗は有さない。
この方法の有利な変形例においては、銅種層堆積前に、放出される窒素が一部を形成するバリア層が堆積される。この変形例を用いると、ディスクリートなバリア層が、窒化のために特別に準備されたいかなる適切な材料からも形成することができ、又は、効果的に濃縮することができる窒素を既に含むものとしてもよい。バリア層は窒化チタニウム又は窒化タンタルを含むことが好ましい。バリア層は窒素含有量が異なる複数の副層を有してもよい。効果的なバリア層は、例えば、タンタル、窒化タンタルそして、加熱工程中に窒化されるタンタルのスタックである。
窒素含有雰囲気は、例えば、Ｎ２、Ｎ２Ｈ２、ＮＨ３，ＮＯ等の窒素を含むガスで、これらに不活性ガスを加えてもよい。なるべく、窒素含有雰囲気は、１モル当たり２０グラム又はこれ以下の平均モル質量を有する軽量ガスがよい。そのような軽量ガスを用いると窒素含有層のカバリッジ（ｃｏｖｅｒａｇｅ）が十分となることが分かった。そのようなガスの例は窒素源の次にＮｅ、Ｈｅ、Ｈ２，ＣＨ４を含んでもよい。さらに、アルゴンと窒素を混合し、アルゴンが低含有量の、例えば、８０ｖｏｌｕｍｅ％のＮ２と２０ｖｏｌｕｍｅ％のＡｒを混合したものでもよい。
この方法のさらなる変形例においては、窒素含有雰囲気は窒素源Ｎ２を含む雰囲気である。純窒素ガスを用いると良い結果が得られることが分かった。そのような良い結果は、他の窒素含有雰囲気でも得られるが、１５乃至２５ａｔ％、特に、約２０ａｔ％の窒素を含有する種層の堆積を含む。窒素とネオンの混合が最も好ましい。ネオンはモル量が少ないので基板のカバリッジが優れたものになる。
他の変形例では、銅種層は少なくとも一つが窒素含有雰囲気内で形成される少なくとも二つの副層を有する。これは、窒素雰囲気内で形成される銅種層の一部のみ又は一つの副層のみが必要という点で有利である。それは、さらに、次なる構造そして処理工程に柔軟性を与えるという点でも有利である。
以後、添付図を参照して例を示すことのみにより本発明を詳細に説明する。
理解されるように、本発明の電子装置は半導体装置であってもよい。しかし、この電子装置はキャパシタ、インダクタのパッシブ・ネットワークであってもよい。この分野の当業者により知られる別の装置としては、通常、基板上に複数の層を備えた薄膜装置があり、これらも本発明の範疇に入る。本発明が関わる銅金属配線工程は、通常、半導体本体上へのバリア膜の堆積とその後の銅種層のスパッタ堆積を含む。そのような実施形態では、銅種層の堆積の後に銅金属配線層の電気化学堆積が行われる。
当業者であれば誰でも理解できるように、この出願のコンテキストにおいて、用語“基板”は、その上にバリア層及び/又は種層が堆積されるいかなる層又は複数層のスタックも含む。これは、特に、その中に複数の半導体素子が確定され、一つ乃至複数の絶縁そして相互接続層により覆われることもある半導体基板も含む。さらに、この基板は平坦な表面を有する必要は無いことは理解されるところである。実際、それは、ダマシン又はデュアルダマシン構造内に銅金属配線が堆積された後の結果としてのパターン化された絶縁層であってもよい。
本発明においては、しかし、銅種層の少なくとも一部が、混合ガス、例えば、８０％窒素（Ｎ２）と２０％アルゴン（Ａｒ）との混合ガス、又は、窒素（Ｎ２）とヘリウム（Ｈｅ）との混合ガスがほぼ軽量の作動気体となるが、好ましくは純窒素雰囲気内で堆積される。このようにして、約２０％の窒素を膜内に含む窒素含有銅膜が堆積される。この膜は例えば、１５０乃至３００°Ｃの範囲の温度で効果的に崩壊し、これにより１/１０を越える抵抗の減少となり、そして重要なこととして、窒素が放出される。この窒素放出が下部バリア膜を窒化させ、そして、銅が半導体本体内に拡散するのを防止するのに効果的に働く。この種層は、例えば、ＷＯ−Ａ０１/６１８４７に記載されているパッシブ・ネットワークのシリコン基板上に第一層として効果的に用いることができる。
従って、本発明は、窒化物を形成することができるいかなる適切な金属/合金膜、又は、窒素内で濃縮されうる既に存在する窒化膜にも効果的に適用できることが理解されるであろう。例えば、そのような膜は、チタニウム又はタンタル膜、又は、窒化タンタルのような窒化物を含む。このようにして形成されたバリアから銅拡散の特性が、特に、現場（ｉｎ ｓｉｔｕ）での形成の容易性と、既に覆うっている銅種層の存在との関わりで効果的なものとなる。
そのような通常のアスペクトが図１Ａ、１Ｂに示されている。これらの図面は、ラサフォード後方散乱スペクトログラム（Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｇｒａｍｓ）であり、正規化されたイールド（ｙｉｅｌｄ）Ｙがバックスキャタリング・エネルギーＥ（ＭｅＶ）の関数として与えられている。スペクトログラムは層上に２ＭｅＶのエネルギーのヘリウム（Ｈｅ）束を供給して得られた。後方散乱のエネルギーは層中の原子の原子量を示す。正規化されたイールドＹが、与えられたヘリウムの単位毎に戻るヘリウム数として規定され、この数は特定原子に強く依存する。図において、実験結果が実線で示され、シミュレーション結果が点線で示されている。
図１Ａ、１Ｂは種層について得られたものである。図１Ａは、加熱前に窒素含有雰囲気内でスパッタリングを介して得られた種層のスペクトラムを示している。図１Ｂは、加熱が行われた後の種層のスペクトラムを示している。図１Ａ、１Ｂを比較して見ると、銅種層の窒素量が大幅に減少していることがわかる。この減少を分析すると、特にこの例では、約２０Ｘ１０１５Ｓｉ３Ｎ４/ｃｍ２の量が銅−シリコン界面に存在するであろうという結論に達する。図ではさらに、幾らかの炭素と酸素が存在していることが見られる。酸素は銅からＣｕＯへの多少の酸化に起因し、炭素はヘリウム束内に存在するものと考えられる。
図２は、１５０ｎｍ厚みの純銅と３０ｎｍ厚みの窒素含有銅の各層をシリコン基板上に設けた実験結果を示す。この図において、正規化シート抵抗は、それら層を有する基板を炉内で加熱した炉温度の関数として設定されている。実験開始時にシート抵抗を１に設定すると、純銅は、直ちにシリコン基板中に拡散するため、そのシート抵抗は著しい増加を示す。ところが、窒素含有膜は、窒素放出に伴いそのシート抵抗は減少を示す。有利な点として、５００°Ｃの領域の炉温度までシリコン上に安定した銅膜が見られ、これは、銅にとって拡散バリアとして働くシリコンの現場（ｉｎ ｓｉｔｕ）窒化が有利に働いた結果である。その結果、冷却後のシート抵抗が低く保たれる。
図３は、純銅と窒素含有銅の各層をシリコン上の１０ｎｍ厚みのチタニウム上に設けた実験結果を示す。このグラフでは、正規化シート抵抗が炉温度の関数としてプロットされている。銅とチタニウムとの拡散のために、温度と共に銅のシート抵抗が増加し、一方、窒素含有銅膜が再度最初にシート抵抗の減少を示し、そしてその後、温度５５０°Ｃまで安定したシート抵抗を示している。従って、窒素の存在が銅とチタニウムとの相互拡散を効果的に防止するのが見られる。
図４は、本発明の半導体装置の一実施形態を示す。複数の半導体素子、例えば、電界効果型トランジスタ又はバイポーラトランジスタを含む基板１００が図示しない絶縁層により覆われている。この絶縁層はフォトリソグラフィ的にパターンニングされ、そしてその後、トレンチを確定するためにエッチングされる。その後、化学蒸着により、ＴａＮのバリア層１２１が（５ｎｍＴａ、１５ｎｍＴａＮそして５ｎｍＴａのスタックとして）堆積される。この後、銅を含む２００ｎｍ厚みの種層１２２が堆積される。最初の１５ｎｍがＮ２雰囲気内でのスパッタリングを介して得られ、次の１８５ｎｍがＡｒ雰囲気内でのスパッタリングを介して得られる。３０分間３００°Ｃで加熱した後、銅を電気メッキして銅金属配線層１０１を成長させ、そして、その後、化学機械研磨で磨く。そして、別のバリア層１１４が堆積される。その後、良く知られているダマシン技術で別の銅金属配線層１０２が設けられる。絶縁層１０６，１０７が設けられパターンニングされた後、両者がハードマスク１０８で分離され、バリア層１２３が設けられる。その上に種層１２４がスパッタリングされ、そして加熱されてバリア層１２３内に窒素を拡散させ、従って、バリア層１２３が窒素で濃縮される。その後、電気メッキにより銅金属配線層１０２が成長される。
本発明は、半導体本体上に銅金属配線を設ける方法を提供するもので、窒素含有銅種層を形成するために窒素含有雰囲気内で銅を堆積し、この種層上に銅金属配線を形成する工程と、さらに、窒素を放出して半導体本体から種層を分離するバリア層の一部を形成するために種層を加熱する工程とを備える。
加熱工程の前にシリコン上に形成される窒素含有銅膜のＲＢＳスペクトラムを示すグラフである。 図１Ａの銅膜の加熱工程後のＲＢＳスペクトラムを示すグラフである。 シリコン上の銅層と窒素含有銅層とのシート抵抗を示すグラフである。 シリコン上の１０ｎｍのチタニウム上の純銅と窒素含有銅層とのシート抵抗を示すグラフである。 この発明の電子装置の例を示す図である。

Claims (10)

  1. 基板上に銅金属配線を備え、該銅金属配線が種層と銅金属配線層とを有する電子装置の製造方法であって、
    窒素含有銅種層を形成するために窒素含有雰囲気内で銅を堆積する工程と、
    前記窒素を放出して前記基板から前記種層を分離するバリア層の一部を形成するために前記種層を加熱する工程と、その後に、
    前記種層上に前記銅金属配線層を設ける工程とを備えた製造方法。
  2. 前記銅種層の堆積の前に、前記放出された窒素が一部を形成するバリア層が堆積される請求項１に記載の方法。
  3. 前記種層は１５０°Ｃを越えた温度に加熱される請求項１又は２に記載の方法。
  4. 前記種層は３００°Ｃ乃至５００°Ｃの範囲の温度に加熱される請求項３に記載の方法。
  5. 前記窒素含有雰囲気は窒素源としてＮ２を含む雰囲気である請求項１乃至４いずれかに記載の方法。
  6. 前記銅種層は、いずれか一方のみが前記窒素含有雰囲気内で形成される少なくとも二つの副層を有する請求項１乃至５いずれかに記載の方法。
  7. 前記窒化バリア層は、窒化チタニウム又は窒化タンタルを有する請求項１乃至６いずれかに記載の方法。
  8. 前記窒素含有銅層から前記窒素を放出することにより濃縮される窒化物又は窒化材料を形成するいかなる適切な金属からも前記バリア層が形成される請求項１乃至７いずれかに記載の方法。
  9. 金属窒化物を有するバリア層と銅金属配線とのスタックが基板上に存在し、前記バリア層と前記銅金属配線とが相互界面を有する電子装置であって、前記界面を介しての窒素の拡散の結果として前記界面のある領域内において前記バリア層が窒素を豊富に有することを特徴とする電子装置。
  10. 拡散前に１５乃至２５原子％の窒素含有銅種層を前記界面近傍に有する銅金属配線から得ることができる請求項９に記載の電子装置。
JP2003553612A 2001-12-19 2002-12-06 電子装置の製造方法 Expired - Fee Related JP4381814B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP01205015 2001-12-19
PCT/IB2002/005267 WO2003052814A1 (en) 2001-12-19 2002-12-06 Method of manufacturing an electronic device

Publications (2)

Publication Number Publication Date
JP2005524219A true JP2005524219A (ja) 2005-08-11
JP4381814B2 JP4381814B2 (ja) 2009-12-09

Family

ID=8181475

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003553612A Expired - Fee Related JP4381814B2 (ja) 2001-12-19 2002-12-06 電子装置の製造方法

Country Status (9)

Country Link
US (1) US7067424B2 (ja)
EP (1) EP1459375B1 (ja)
JP (1) JP4381814B2 (ja)
CN (1) CN1326206C (ja)
AT (1) ATE341835T1 (ja)
AU (1) AU2002366411A1 (ja)
DE (1) DE60215221T2 (ja)
TW (1) TWI295071B (ja)
WO (1) WO2003052814A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140078A (ja) * 2008-08-13 2014-07-31 International Business Maschines Corporation 金属相互接続構造体及び金属相互接続構造体の形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688055B1 (ko) * 2004-05-10 2007-02-28 주식회사 하이닉스반도체 저온 장벽금속층을 이용한 금속배선 제조 방법
US7759241B2 (en) * 2006-09-15 2010-07-20 Intel Corporation Group II element alloys for protecting metal interconnects
US8764961B2 (en) * 2008-01-15 2014-07-01 Applied Materials, Inc. Cu surface plasma treatment to improve gapfill window
US8518818B2 (en) * 2011-09-16 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse damascene process

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425655B1 (ko) * 1995-03-28 2004-06-26 텍사스 인스트루먼츠 인코포레이티드 집적회로의금속화층사이의반응을최소화하기위한확산방지삼중층및제조방법
US6268291B1 (en) 1995-12-29 2001-07-31 International Business Machines Corporation Method for forming electromigration-resistant structures by doping
US6387805B2 (en) * 1997-05-08 2002-05-14 Applied Materials, Inc. Copper alloy seed layer for copper metallization
US6242349B1 (en) 1998-12-09 2001-06-05 Advanced Micro Devices, Inc. Method of forming copper/copper alloy interconnection with reduced electromigration
US6174799B1 (en) * 1999-01-05 2001-01-16 Advanced Micro Devices, Inc. Graded compound seed layers for semiconductors
US6143650A (en) * 1999-01-13 2000-11-07 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by pulse laser anneal
US20010051420A1 (en) * 2000-01-19 2001-12-13 Besser Paul R. Dielectric formation to seal porosity of low dielectic constant (low k) materials after etch
US6554914B1 (en) * 2001-02-02 2003-04-29 Novellus Systems, Inc. Passivation of copper in dual damascene metalization
US6440854B1 (en) * 2001-02-02 2002-08-27 Novellus Systems, Inc. Anti-agglomeration of copper seed layers in integrated circuit metalization
US6955986B2 (en) * 2003-03-27 2005-10-18 Asm International N.V. Atomic layer deposition methods for forming a multi-layer adhesion-barrier layer for integrated circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014140078A (ja) * 2008-08-13 2014-07-31 International Business Maschines Corporation 金属相互接続構造体及び金属相互接続構造体の形成方法

Also Published As

Publication number Publication date
JP4381814B2 (ja) 2009-12-09
CN1606803A (zh) 2005-04-13
WO2003052814A1 (en) 2003-06-26
EP1459375A1 (en) 2004-09-22
TW200411737A (en) 2004-07-01
US20050130406A1 (en) 2005-06-16
DE60215221D1 (de) 2006-11-16
AU2002366411A1 (en) 2003-06-30
TWI295071B (en) 2008-03-21
ATE341835T1 (de) 2006-10-15
DE60215221T2 (de) 2008-01-24
US7067424B2 (en) 2006-06-27
EP1459375B1 (en) 2006-10-04
CN1326206C (zh) 2007-07-11

Similar Documents

Publication Publication Date Title
US6464779B1 (en) Copper atomic layer chemical vapor desposition
KR0179822B1 (ko) 반도체 장치의 배선 구조 및 그 제조 방법
US6194310B1 (en) Method of forming amorphous conducting diffusion barriers
US20040004288A1 (en) Semiconductor device and manufacturing method of the same
JP2000049116A (ja) 半導体装置及びその製造方法
US20100151676A1 (en) Densification process for titanium nitride layer for submicron applications
JP2005513813A (ja) 基板上に半導体集積回路用銅配線を形成する方法
TWI374482B (ja)
US20130140698A1 (en) Doped Tantalum Nitride for Copper Barrier Applications
WO2002067319A2 (en) Copper interconnect structure having diffusion barrier
TW201113934A (en) Methods for multi-step copper plating on a continuous ruthenium film in recessed features
TW201203459A (en) Method for forming interconnection line and semiconductor structure
JP2000260769A (ja) 半導体装置の製造方法
JP4381814B2 (ja) 電子装置の製造方法
KR100488223B1 (ko) 무전해 도금 방법, 매입형 배선, 및 매입형 배선 형성 방법
JP4084201B2 (ja) アルミニウム金属配線形成方法
US6255734B1 (en) Passivated copper line semiconductor device structure
JP2001284358A (ja) 半導体装置の製造方法及び半導体装置
JP2008147467A (ja) 半導体装置および半導体装置の製造方法
KR100753120B1 (ko) 구리배선의 삼원계 확산방지막의 형성 방법
JP2003309082A (ja) 半導体装置の構造
JPH0888224A (ja) 半導体装置およびその製造方法
JP2004319862A (ja) 半導体装置の製造方法
KR20040001988A (ko) 구리 금속 배선 형성방법
JP2004289174A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090417

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090717

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090916

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121002

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131002

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees