JP2005521185A - 局所プローブ・データ記憶装置のためのデータ検出 - Google Patents

Abstract

【課題】 局所プローブ・データ記憶装置の読取センサが生成するセンサ信号のデータを検出するための装置を提供する。
【解決手段】 該装置は、三元差信号を生成するために、センサ信号の後続の値からセンサ信号の値を差し引くための微分器と、差信号を、検出したデータを示す２進出力信号に変換するために、微分器に接続している変換器とを備える。上記装置を備える局所プローブ・データ記憶装置についても記載されている。

Description

本発明は、局所プローブ記憶装置においてデータを検出するための方法および装置に関する。

２０００年５月発行のIBM Journalof Research and Development、４４巻、３号掲載の、P.Vettiger他の「“ヤスデ”−未来のＡＦＭデータ記憶装置用の１０００以上のチップ」（The "Millipede" -More than one thousand tips for futureAFM data storage）という論文に局所プローブ記憶装置の一例が記載されている。ヤスデ（Millipede）デバイスは、熱抵抗センサ・プローブのアレイを備える。このようなアレイは、表面の視覚化およびデータ記憶のような用途で表面の形状（topography）を検出する際に使用することができる。データ記憶用途の場合には、表面の形状内に記録したデータは、表面上で熱抵抗センサを移動させ、センサと表面の間の距離が変化した場合のセンサと表面の間の熱伝導の変化を検出することにより読み取ることができる。上記Vettiger他の論文に記載されているように、ヤスデ・デバイスは、シリコン基板上に形成されたカンチレバー（cantilever；片持ち梁）センサの二次元アレイを備える。各カンチレバーの一方の端部は基板に取り付けられている。各カンチレバーの他方の端部には、抵抗発熱素子および外側を向いているチップが取り付けられている。各カンチレバーには、行および列導体を通してアドレス指定することができる。行および列導体は、その上の発熱素子を加熱するために、各カンチレバーを通して電流を選択的に流すことができる。読取りおよび書込みの両方の動作において、アレイのチップは、平面基板上に設置されている高分子膜記憶面を備える記憶媒体と接触し、記憶媒体に対して移動する。

各チップを介して膜に局部的な力を加えることと、対応する行および列導体を通してデータ信号を与えることにより膜を局部的に変形させ、その中に凹部またはピットを残すのに十分なレベルまで、各チップを選択的に加熱することの組み合わせによりデータが記憶媒体に書き込まれる。

各発熱素子は、また、熱的読み戻しセンサも提供する。何故なら、発熱素子は、温度により変化する抵抗を有しているからである。データ読取り動作中、加熱信号がアレイ内の各行に順次与えられる。加熱信号は、選択した行のすべての発熱素子を加熱するが、その温度は膜を変形するにはまだ不十分である。発熱素子と表面間の熱伝導は、発熱素子と表面間の距離により変化する。表面を横切ってアレイを走査中にチップがピット内に移動すると、関連する発熱素子と記憶媒体間の距離が短くなる。発熱素子と表面との間の媒体は、発熱素子と記憶表面との間で熱を移動する。関連するチップがピット内に移動すると、各発熱素子と表面間の熱の移動（熱伝達）はより効率的になる。それ故、温度すなわち発熱素子の抵抗が低減する。各行の連続的に加熱されている発熱素子の温度の変化は、並列に監視することができ、それにより記録したビットの検出を容易に行うことができる。
２０００年５月発行のIBMJournal of Research and Development ４４巻、３号掲載の、P. Vettiger他の「"ヤスデ"−未来のＡＦＭデータ記憶装置用の１０００以上のチップ」（The "Millipede"-More than one thousand tips for future AFMdata storage）という論文

この検出に関連する１つの問題は、発熱素子から受信した信号が望ましくないオフセットを含んでいる場合があることである。上記検出に関連するもう１つの問題は、発熱素子から受信した信号が、ノイズ成分を含んでいる場合があることである。発熱素子から受信した信号のこのような望ましくない特性は、ビットの回復と干渉を起こす恐れがある。それ故、このような問題を軽減する検出方法および装置を提供することが望ましい。

本発明は、局所プローブ・データ記憶装置の読取センサが生成するセンサ信号のデータを検出するための装置を提供する。該装置は、三元差信号を生成するために、センサ信号の後続の値からセンサ信号の値を差し引くための微分器、および上記差信号を、検出したデータを示す２進出力信号に変換するために、上記微分器に接続している変換器を備える。そのため、センサ信号のオフセットがデータの回復と干渉を起こすのを有利に防止することができる。微分器は、高域フィルタ（ハイパス・フィルタ）として効果的に動作する。

センサ信号が微分器に到達する前に、センサ信号をフィルタリング（ろ過）するために、低域フィルタ（ローパス・フィルタ）を微分器に接続することができる。このことにより、微分器への入力から望ましくない高周波ノイズ成分を有利に除去することができる。

本発明の特に好ましい実施形態の場合には、センサ信号が低域フィルタに到達する前に、センサ信号から基準（reference）センサが生成する基準信号を差し引くために、減算器が低域フィルタに接続されている。このことにより、低域フィルタへの入力のところでのダイナミック・レンジ要求が有利に緩和される。

簡便という見地からいって、特に好ましい本発明のある実施形態の場合には、微分器は、センサ信号の後続の値から差し引かれるセンサ信号の値を記憶するためのメモリ、および三元差信号を生成するために、後続の値からメモリ内に記憶しているセンサ信号の値を差し引くためにメモリに接続している基板を備える。もっと簡便にするには、好適には、減算器は、反転した値を生成するために、メモリ内に記憶しているセンサ信号の値を反転するためのインバータと、三元差信号を生成するために、センサ信号の後続の値に対する反転した値を加算するために、インバータに接続している加算器とを備えることが好ましい。

好適には、変換器（コンバータ）は、三元差信号の最大値／最小値（extremities）を２進出力信号の第１の値に変換し、三元差信号の中間値を２進出力信号の第２の値に変換することが好ましい。この場合も、簡便さの点で、好適には、変換器は、三元差信号のサンプルの値により決まる勾配（slope）を有するランプ（ramp）を生成するための積分器、およびランプがプリセットしきい値レベルに達するのにかかる時間に依存する２進出力を決定するために積分器に接続しているカウンタを備えることが好ましい。

本発明は、記憶面と、その形状的な構造体の形で表面内に記憶しているデータに依存するセンサ信号を生成するために、記憶面に平行な平面内で記憶面に対して移動することができる読取センサと、読取センサが記憶面に対して移動した場合、読取センサが生成するセンサ信号のデータを検出するために、センサに接続している上記装置とを備えている局所プローブ・データ記憶装置を含む（にまで及ぶ）ことを理解することができるだろう。

本発明は、また、その形状的な構造体の形で表面内に記憶しているデータに依存するセンサ信号を生成するために、記憶面に平行な平面内で記憶面に対して移動することができる読取センサと、表面内の基準点に依存する基準信号を生成するための基準センサと、読取センサが記憶面に対して移動した場合、読取センサが生成するセンサ信号のデータを検出するために、読取センサおよび基準センサに接続している、請求項３に従属する任意の請求項に記載の装置とを備える局所プローブ・データ記憶装置も含む。

好適には、本発明の局所プローブ記憶装置は、さらに、記憶面に書き込まれるデータを予めコード化するためのプリコーダを備える。プリコーダは、記録されるべきビットの値および入力ビット・ストリームの先行ビットに対応する排他的論理和ゲート（exclusive or gate）の出力の値に依存する記憶面上に記録される、入力ビット・ストリームの各ビットに対して決定される出力を有する排他的論理和ゲートを備えることが好ましい。また、上記記憶装置は複数の読取センサを備えることができることを理解することができるだろう。

他の態様によれば、本発明は、局所プローブ・データ記憶装置で読取センサが生成するセンサ信号のデータを検出するための方法を提供する。該方法は、微分器を用いて三元差信号を生成するために、センサ信号の後続の値からセンサ信号の値を差し引くステップと、微分器に接続している変換器を用いて、差信号を、検出したデータを示す２進出力信号に変換するステップとを含む。

添付の図面を参照しながら、本発明の好ましい実施形態について説明するが、これは単に例示としてのものに過ぎない。

はじめに図１について説明すると、局所プローブ・データ記憶装置の一例は、シリコン基板上に配置されているカンチレバー・センサ（cantilever sensor）１０の二次元アレイを備える。行導体３０および列導体４０も基板上に配置されている。各センサ１０は、行導体３０および列導体４０の異なる組合わせによりアドレス指定することができる。各列のセンサ１０に関連する複数の行導体、および各行のセンサ１０に関連する１本の行導体がペアになっている。各センサ１０は、７０マイクロメートルの範囲内の長さおよびマイクロメートルの厚さのシリコン・カンチレバー構造を備える。カンチレバーの肢（limb）は、その遠い方の端部で基板に固定されている。カンチレバーの頂点（apex）は、基板に対して垂直（法線方向）に自由に動くことができる。カンチレバーは、その頂点のところに抵抗発熱素子と、基板に対して反対方向を向いているシリコン・チップを有する。カンチレバーの肢は、導電電流経路を形成するために深くドーピングされている。発熱素子は、もっと低いレベルにカンチレバーの頂点をドーピングすることにより形成され、それによりカンチレバーを通して流れる電流に対して増加した電気抵抗の領域を導入する。カンチレバーを貫通する電流経路は、関連する行導体および関連する列導体の間に延長している。列導体の中の１つは、中間ダイオードＤを介してカンチレバーに接続している。より詳細に説明すると、ダイオードＤのカソードは、列導体に接続している。他の列導体は駆動回路６０を介してカンチレバーに接続している。ダイオードＤのアノードおよび駆動回路６０への入力は、発熱素子を介して対応する行導体に接続している。行導体３０、列導体４０、ダイオードＤおよびドライバ６０も基板上に配置されている。カンチレバーには、基板から遠ざかる方向にチップが弾性で片寄るように予め応力がかけられている。

動作中、チップは、４０ｎｍの範囲内の厚さを有するポリメチルメタクリレート（ＰＭＭＡ）の膜のようなポリマ層の形体をしている平面記憶媒体７０に対して押しつけられる。

データは、チップを介してポリマ層７０に局部的な力を加えることと、対応する行導体３０から対応する列導体４０にカンチレバーを貫通して書込み電流を流すことによりチップを加熱することを組み合わせて記憶媒体上に書き込まれる。カンチレバーを貫通して電流を供給すると発熱素子が加熱される。熱エネルギーは、熱伝導により発熱素子からチップに供給される。書込み電流は、ポリマ層７０を局部的に変形させ、４０ｎｍ範囲の直径のピット２０をその中に残すのに十分なレベルにチップを加熱するように選択される。一例を挙げて説明すると、ＰＭＭＡ膜の局部的な変形は、チップを７００℃程度の温度に加熱することにより行うことができることが分かっている。

発熱素子も、熱読み戻しセンサを提供する。何故なら、発熱素子は温度により変化する抵抗を有しているからである。データ読取り動作の場合、加熱電流は、カンチレバーを通して、対応する行導体３０から対応する列導体４０に流れる。それ故、発熱素子が再度加熱されるが、今度はポリマ層７０を変形するのには不十分な温度にしか加熱されない。例えば、４００℃程度の読取り温度は、ＰＭＭＡ膜を変形させるのには不十分であるが、それでもなお許容できる読取り性能を提供する。発熱素子とポリマ層７０の間の熱伝導は、発熱素子とポリマ層７０との間の距離により変化する。ポリマ層を横切ってアレイが走査されるにつれて、チップがピット２０内に移動すると、発熱素子とポリマ層７０の間の距離は短くなる。発熱素子とポリマ層の間の媒体は、発熱素子とポリマ層の間で熱を伝達する。チップがピット２０内に移動すると、発熱素子とポリマ層の間の熱の伝達がより効率的になる。それ故、温度および発熱素子の抵抗が低減する。連続的に加熱されている発熱素子の温度の変化は監視することができ、それにより記録したビットの検出が容易になる。

対応する行導体３０に加熱電圧パルスを印加することによって、上記加熱電流が発生する。それ故、加熱電流は、加熱電圧パルスが印加される行導体３０に接続している各センサ１０を通って流れる。それ故、アレイの対応する行のすべての発熱素子が加熱される。次に、記録したデータが加熱されたセンサの行から並列に読み出される。それ故、アレイの各行は、多重化（multiplexing）スキーム（手順）により順次読み出される。

アレイは、ポリマ層７０の対応するフィールド８０上で各チップを走査することができるように、ポリマ層７０に対して平行な面７０内をポリマ層に対して移動することができる。各フィールド８０は、複数のピット２０を収容することができる。読取りおよび書込みの両方の動作中、アレイのチップは、記憶媒体７０の表面を横切って移動する。

図２を参照すると、本発明の好ましい実施形態の場合において、読取り／書込み電流は、対応するセンサ内の発熱素子を通して電圧Ｖ_ｓが印加される行導体３０から、ダイオードＤを介して関連する列導体に印加されるより低い電圧レベル（電位）に流れる。図３について説明すると、この配置は、発熱素子を表す可変抵抗器ＶＲに直列な電流源Ｉ’に近い。発熱素子は、記憶している情報を運ぶ物理量を電気信号に変換する。可変抵抗器ＶＲの値は、チップのところの温度により変化する。すでに説明したように、読取り動作中、チップがあるピットの位置（値「１」）からピットでない位置（値「０」）に移動すると、チップの温度は変化する。このようなシステムの検出回路は、発熱素子の抵抗の値により変化する電圧を感知し、チップの位置のところに「１」が書き込まれているのか、「０」が書き込まれているのかを判断する。「１」は、通常は、ΔＲ／Ｒ＝１０^−４程度の抵抗の相対的な変化を引き起こす。ピットが存在するのかしないのかを検出する際の重要な問題は、ビットが「１」であるか、「０」であるかを示す情報を含む信号を抽出するための望ましい比較的高い解像度である。このような検出は、製造の際の許容誤差によるオフセットのような種々のオフセットの存在により複雑なものになる。通常のしきい値検出方法は、不適当なものであった。何故なら、これらの方法が、アナログ−デジタル変換の際に比較的高い精度を要求し、システム内に存在するオフセットに関連する不確実さがあったからである。

本発明の好ましい実施形態は、上記のような熱機械的センサ・アレイ用の堅固な（robust）検出方法（scheme）を提供する。この方法はアナログ領域で動作する。システム内のオフセットは、この後すぐ説明する３つのレベルの決定素子を使用することにより除去される。３つのレベルの決定素子は、比較的広いダイナミック・レンジを有する信号の上記処理を避ける。さらに、速度を犠牲にしないで３つのレベルの決定素子の後の誤差の伝搬を避けるために、プリコード化方法を使用することができる。以下の詳細な説明を読めば、本発明の検出方法を電流駆動および電圧駆動の熱機械的センサ・システムの両方に適用することができることを理解することができるだろう。

図４を参照すると、本発明の検出サブシステムの一例は、直列に接続している低域フィルタ（ローパス・フィルタ）１００および高域フィルタ（ハイパス・フィルタ）１１０を備える。アナログ−デジタル変換器（ＡＤＣ）１２０は、サンプル・ホールド・スイッチ１２０を介して高域フィルタ１１０の出力に接続することができる。動作中、低域フィルタ１００は、それに接続しているセンサからの入力信号の高周波ノイズの帯域幅を制限する。図５について説明すると、低域フィルタ１００は、キャパシタＣ_ｆおよび入力抵抗Ｒ_ｓを備えるフィードバック経路を含む仮想アース増幅器１４０を有する積分器を備える。このような低域フィルタ１００は１／ｓの伝達関数を有することを理解することができるだろう。ここで、ｓはラプラス演算子である。図６を参照すると、高域フィルタは、遅延段（delay stage）１５０および総和ブロック（summingblock）１６０を有する微分器段を備える。遅延段１５０による遅延Ｔは、記憶媒体上に記憶しているビットについての２つの連続している決定の間の間隔に設定される。この間隔は、センサが、そこに１つのピットが存在すること、または存在しないことを書き込むことができる１つの位置から次の位置に移動するのに必要な時間に対応する。それ故、総和ブロック１６０は、２つの連続しているビット読取り動作に対応する低域フィルタ１００からの出力を加算する。このような高域フィルタ１１０は１−ｅ^ｓＴの伝達関数を有することを理解することができるだろう。動作中、高域フィルタは、オフセットおよび低い周波数ノイズを除去する。カスケード接続の低域フィルタ１００および高域フィルタ１１０は、ＡＤＣ１２０への入力のところで３つのレベルの信号を生成する。図７を参照すると、ＡＤＣ１２０は、３つのレベルの決定素子１７０を備える。

図８を参照すると、図３のところで説明した定電流源センサ配置用の本発明を実施している検出チャネルの好ましい一例は、図５のところで説明した低域フィルタ１００、図６のところで説明した高域フィルタ、スイッチ１３０、および図７のところで説明したＡＤＣ１７０を備える。

図９を参照すると、図８のところで説明した本発明の実施形態の変形例の場合には、低域フィルタ１００への信号入力のダイナミック・レンジは狭くなっている。このようにダイナミック・レンジが狭くなったのは、電流源Ｉ”および可変抵抗器ＶＲ’を備えるノートン等価回路による図９の基準センサからの出力を取り入れたためである。基準センサからの出力は、微分ブロック１８０によって当該（所定の）センサ出力から差し引かれる。正確な基準信号は必要ない。何故なら、高域フィルタ１１０が、低域フィルタ１００の出力のところで存在しうるいかなるオフセットをも除去するからである。微分ブロック１８０の出力からの差信号に対して、２つの連続している読取り間隔の間の基準信号の変動が無視できる程度のものであれば十分である。基準信号は、例えば、すべてのビットが「０」に等しい専用フィールドを読み取っているセンサから入手することができる。

図８および図９のところで説明した検出チャネルは、いわゆる離散時間型（discrete time）１−Ｄチャネルの例である。ここで、Ｄは遅延である。２進入力記号シーケンスを含む離散時間型１−Ｄチャネルの出力のところでの記号毎の検出は、いくつかの欠点を持つ。ノイズが存在する場合には、誤差の伝搬と一緒に２〜３ｄＢの性能の低下が起こる場合がある。この性能の低下は、ノイズのスペクトル特性に依存する。このような性能の低下は、入力シーケンスの最大尤度（maximal likelihood）検出により少なくとも部分的には克服することができる。しかし、最大尤度検出は、比較的複雑なものである。図１０を参照すると、本発明の好ましい実施形態の場合には、プリコーダ２００は、記憶媒体７０上に記録される情報ビットのシーケンスを予めコード化（プリコード）するために使用される。予めコード化することにより、誤差の伝搬が除去される。ＡＤＣ１２０は、高域フィルタ１１０の出力からの「＋１」または「−１」を、チャネル出力のところで「１」に等しくし、高域フィルタ１１０の出力のところの「０」をチャネル出力のところで「０」に等しくするための組合わせ論理２１０を備える。一般的に、１−Ｄ^ｋプリコーディングの場合には、

プリコーダが使用される。ここで、

はモジュロ２加算を示す。図１１を参照すると、プリコーダ２００は、遅延Ｔを有する遅延段２２０および総和段２３０を備える。動作中、予めコード化される情報ビットは総和段に入力され、先行する情報ビット用の総和段２２０からの出力と総和される。総和段からの出力は、遅延段２２０を介して総和段にフィードバックされる。

図１２を参照すると、本発明の好ましい実施形態の場合には、センサはすでに説明したように電流モードで動作する。すなわち、各センサは、検出抵抗器ＶＲを駆動し、電圧フォロア３００を介して出力のところで電圧信号を与えるための電流源Ｉ’を備える。標準（standard）電圧モード回路の範囲は、このような信号の正確な検出を行うことができる。しかし、通常の電圧モード回路は、いくつかの欠点を持っている。より詳細に説明すると、このような回路は、通常、比較的広いチップ面積を必要とし、比較的低い供給電圧の性能は比較的低い。これらの問題は、図１３のセンス回路内で軽減することができる。図１３の場合には、センス回路は、電流モード検出回路ａｄアレイ・アーキテクチャに適している。より詳細に説明すると、図１３の回路は、センス抵抗ＶＲおよび図１４に示すような入力特性を有する制限前置増幅器（プリアンプ）３１０に電圧源Ｖ’を備える。前置増幅器３１０は、センサ回路でのワット損を制限し、センサ信号を以降の検出回路に送る。図１５について説明すると、前置増幅器３１０の簡単なＣＭＯＳ実施例は、３つのトランジスタＴ１、Ｔ２およびＴ３を備える。

受動積分器または能動積分器による動作の電圧モード用の積分器。図１６は、トランジスタＴ４、キャパシタＣ１およびスイッチＳ１を備えるＣＭＯＳ実施例の受動積分器回路の一例である。図１８は、仮想アース増幅器３２０、キャパシタＣ３およびスイッチＳ３を備える能動積分器回路の一例である。図１７は、トランジスタＴ５、キャパシタＣ２およびスイッチＳ２を備える電流モード動作のための積分器回路からなるＣＭＯＳ実施例を示す。図１７に示す積分器は、トランス積分器回路である。一般的に、低域フィルタ１００は、ＲＣフィルタ、ＭＯＳＦＥＴフィルタ、相互コンダクタンス−Ｃ（ｇｍ−Ｃ、ＯＴＡ−Ｃ）フィルタ、スイッチ・キャパシタ・フィルタおよび電流スイッチ・フィルタを含む種々のアプローチの中の任意の１つのアプローチにより実施することができる。図１６、図１７および図１８のところで説明した回路においては、各スイッチＳ１、Ｓ２およびＳ３は、対応する積分器を周期的にリセットすることができる。上記積分器のリセットについては、すぐこの後で詳細に説明する。

すでに説明したように、高域フィルタ１１０の微分器回路は、情報信号の誘導体（derivative）の近似を与えるために、現在の信号の値から前の信号の値を差し引く。図１９を参照すると、本発明の好ましい実施形態の場合には、高域フィルタ１１０は、インバータ・ゲート４１０に接続している出力を有するメモリ素子４００を備える。インバータ・ゲート４１０の出力およびメモリ素子４００への入力は、総和段の出力が、２つの連続している情報ビット間の差に等しい値を生成するように総和段の入力に接続している。図２０は、メモリ素子４００およびトランジスタＴ６およびスイッチＳ４、Ｓ５およびＳ６を有するスイッチ電流トランジスタ・メモリ・セルに基づく反転形メモリ・セルを備えるインバータ４１０の電流モードＣＭＯＳ実施例を示す。電流モード動作用の総和段４１０は、単に有線ノード接続により実施することができる。ＲＣフィルタ、ＭＯＳＦＥＴフィルタ、相互コンダクタンス−Ｃ（ｇｍ−Ｃ、ＯＴＡ−Ｃ）フィルタ、スイッチ・キャパシタ・フィルタおよび電流スイッチ・フィルタのような高域フィルタ・アプローチは、低域フィルタ１００のところで説明した制限に類似の制限を有する。スイッチＳ１〜Ｓ６は、本発明のＶＬＳＩ実施形態のパス・トランジスタにより実施することができることを理解されたい。

すでに説明したように、本発明の好ましい実施形態の場合には、ＡＤＣ１２０は、情報信号の検出のための３つのレベルの分解能（resolution）を有する。図２１を参照すると、本発明の好ましい実施形態の場合には、ＡＤＣ１２０は、ランプ・アナログ−デジタル変換器（ＲＡＤＣ）５１０に接続している積分器５００を備える。積分器５００は、例えば、図１６、図１７および図１８のところで説明した形の中の任意のものであってもよい。動作中、積分器５００は、高域フィルタからの三元出力の入力ビットと同期して周期的にリセットされる。各入力ビットに対して、積分器５００はランプを生成する。ランプの勾配は、入力ビットの値により異なる。ＲＡＤＣ５１０は、ランプがプリセットしきい値レベルに達する時間を測定することによりランプ信号の勾配を測定する。図２２を参照すると、本発明の特に好ましい実施形態の場合には、ＲＡＤＣ５１０は、上記しきい値レベルに予め設定されたコンパレータ５２０およびカウンタ５３０により実施される。図２３について説明すると、図２２のところで説明した本発明の好ましい実施形態の一変形例は、３つのレベルのＡＤＣおよび逆プリコーダ機能を結合する。動作中、ペアのコンパレータ６００および６１０は、それぞれ復号すべきビット・ストリームを受信する。コンパレータ６００は、このビット・ストリームを第１の電圧レベルＶ１と比較する。コンパレータ６１０は、このビット・ストリームを第２の電圧レベルＶ２と比較する。コンパレータの出力は１／Ｔでクロック制御されている単一のＤタイプ・ラッチ６３０にデータ入力を与えるために、２つの入力ＮＡＮＤゲート６２０を介して結合される。ラッチ６３０の出力は、復号（デコード）したビット・ストリームを提供する。

図２４を参照すると、本発明の好ましい実施形態は、同じ固定積分時間の間の２つの連続している読み戻し信号を積分するための積分器７００を提供する。積分器７００の出力は、サンプル・ホールド回路７１０によりサンプリングされる。サンプル・ホールド回路の出力は、メモリ素子７２０、インバータ・ゲート７３０および総和ブロック７４０を備える微分器に送られる。微分器は、メモリ素子７３０内に記憶している先行の値から、積分器７００からの現在の出力の値を差し引く。次に、第２の積分器７５０が、結果として得られる値を積分し、それをＲＡＤＣ７６０により変換する。より詳細に説明すると、第２の積分器７５０は、今度は所定のしきい値と比較されるランプを生成する。ランプがしきい値になるまでにかかる時間は、サンプル・ホールド回路７１０の出力のところで与えられる最後の２つの値の間の差に反比例する。それ故、ノイズのない理想的な場合には、＋ｄ、０および−ｄに対応する時間の３つの可能な値が、ＲＡＤＣ７６０の出力のところに提供される。ノイズを含む信号の場合には、時間の値の連続は上記の３つの値に量子化される。

図２５に示すように、図２４の実施形態の積分器７００および７３０は、結合することができる。図２５の実施形態の場合には、前の信号値だけが固定積分時間中だけ積分され、その後でメモリ・セル７２０に記憶される。記憶した値は、サンプル・ホールド回路７１０の上流の積分器７０の出力のところで、連続している積分信号値から直接差し引かれる。次に、加算器７４０の出力のところでの差が、ＲＡＤＣ７６０に送られる。図２５の実施形態の積分器７０は、同時に次のサンプルのためのメモリ素子７２０に記憶する信号、および加算器７４０を介してＲＡＤＣ７６０に送る信号を提供する。

図２６について説明すると、本発明の特に好ましい実施形態は、可変抵抗器ＶＲを備える試験８３０中の熱機械検出器に接続している第１の電圧源８１０を含むＣＭＯＳ実施形態を備える。第２の電圧源８００は、可変抵抗器ＶＲ’を備える基準熱機械検出器に接続している。試験８３０中のこの検出器は、トランジスタＴ１２、Ｔ１３およびＴ２１を備える前置増幅器８４０を介して積分器８５０の入力に接続している。基準検出器８２０は、トランジスタＴ７、Ｔ８およびＴ９を備える第２の前置増幅器９００を介して積分器８５０の入力に接続している。動作中、基準検出器８２０は、図９のところで説明したように機能する。積分器８５０は、スイッチＳ７、キャパシタＣ４およびトランジスタＴ１４およびＴ１５を備える。積分器の出力は、トランジスタＴ１４を介して、スイッチＳ１１を備えるサンプラ（sampler）８８０に接続している。サンプラＳ１１は、スイッチＳ８、Ｓ９、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３およびトランジスタＴ１６、Ｔ１７およびＴ１８を備える反転形メモリ８９０の入力に接続している。メモリ８９０の出力は、回路ノードが構成する加算器８６０に接続している。また、積分器８５０の出力は、トランジスタＴ１５およびスイッチＳ１４を介して加算器８６０に結合している。加算器の出力は、トランジスタＴ１９およびＴ２０を備えるコンパレータ（比較器）８７０に接続している。サンプラ８８０、メモリ８９０および加算器８６０は、全体で上記の微分器を構成している。コンパレータ８７０は、上記のＡＤＣを構成している。

要するに、三元差信号を生成するために、センサ信号の後続の値からセンサ信号の値を減算するための微分器を備える局所プローブ・データ記憶装置の読取センサが生成したセンサ信号のデータを検出するための装置の例、および差信号を、検出したデータを示す２進出力信号に変換するための微分器に接続している変換器について今まで説明してきた。このような装置を備える局所プローブ・データ記憶装置についても記載されている。

局所プローブ・データ記憶装置の一例の簡単な平面図である。 本デバイスのセンサの簡単な回路図である。 センサのノートン等価回路である。 センサ用の検出チャネルの一例のブロック図である。 検出チャネル用の低域フィルタの簡単なブロック図である。 検出チャネル用の高域フィルタの簡単なブロック図である。 検出チャネル用のアナログ−デジタル変換器のブロック図である。 検出チャネルの詳細なブロック図である。 検出チャネルの一変形例の詳細なブロック図である。 プリコーディング（事前のコード化）を使用する検出チャネルのブロック図である。 図１０の検出チャネル用のプリコーダのブロック図である。 本デバイス用のセンサ回路の簡単な回路図である。 本デバイスの別のセンサ回路の簡単な回路図である。 図１３のセンサ回路の前置増幅器の入力特性のグラフである。 ＣＭＯＳで実施する前置増幅器の一例の回路図である。 ＣＭＯＳで実施する低域フィルタの一例の回路図である。 ＣＭＯＳで実施する低域フィルタの別の例の回路図である。 低域フィルタの別の例のブロック図である。 高域フィルタの別の例のブロック図である。 ＣＭＯＳで実施する高域フィルタのメモリ段およびインバータの回路図である。 アナログ−デジタル変換器の一例のブロック図である。 図２１のアナログ−デジタル変換器の１つの実施例のブロック図である。 アナログ−デジタル変換器の別の実施例のブロック図である。 検出チャネルの一例のブロック図である。 検出チャネルの別の例のブロック図である。 検出チャネルの一例の回路図である。

Claims (12)

1. 局所プローブ・データ記憶装置の読取センサが生成するセンサ信号のデータを検出するための装置であって、
   三元差信号を生成するために、前記センサ信号の後続の値から前記センサ信号の値を差し引くための微分器と、
   前記差信号を、検出したデータを示す２進出力信号に変換するために、前記微分器に接続している変換器とを備える装置。
2. 前記センサ信号が前記微分器に到達する前に、前記センサ信号をフィルタリングするために、前記微分器に接続している低域フィルタをさらに備える、請求項１に記載の装置。
3. 前記センサ信号が前記低域フィルタに到達する前に、前記センサ信号から基準センサが生成した基準信号を差し引くために、低域フィルタに接続している減算器をさらに備える、請求項２に記載の装置。
4. 前記微分器が、前記センサ信号の後続の値から差し引かれる前記センサ信号の値を記憶するためのメモリ、および前記三元差信号を生成するために、前記後続の値から前記メモリ内に記憶している前記センサ信号の値を差し引くために、前記メモリに接続している減算器を備える、前記請求項１から３の何れか１項に記載の装置。
5. 前記減算器が、反転した値を生成するために、前記メモリ内に記憶している前記センサ信号の値を反転するためのインバータと、前記三元差信号を生成するために、前記センサ信号の後続の値に前記反転した値を加算するために、前記インバータに接続している加算器とを備える、請求項４に記載の装置。
6. 前記変換器が、前記三元差信号の最大値／最小値を前記２進出力信号の第１の値に変換し、前記三元差信号の中間値を前記２進出力信号の第２の値に変換する、前記請求項１から５の何れか１項に記載の装置。
7. 前記変換器が、前記三元差信号のサンプルの値により変化する勾配を有するランプを生成するための積分器と、前記ランプがプリセットしきい値レベルに達するためにかかる時間に依存する前記２進出力を決定するために前記積分器に接続しているカウンタとを備える、請求項６に記載の装置。
8. 記憶面と、
   その形状的な構造体の形で前記面内に記憶しているデータに依存するセンサ信号を生成するために、前記記憶面に平行な平面内で前記記憶面に対して移動することができる読取センサと、
   前記読取センサが前記記憶面に対して移動した場合、前記読取センサが生成する前記センサ信号のデータを検出するために、前記センサに接続している前記請求項１〜７の何れか１項に記載の装置とを備える局所プローブ・データ記憶装置。
9. 記憶面と、
   その形状的な構造体の形で前記面内に記憶しているデータに依存するセンサ信号を生成するために、前記記憶面に平行な平面内で前記記憶面に対して移動することができる読取センサと、
   前記面内の基準点に依存する基準信号を生成するための基準センサと、
   前記読取センサが前記記憶面に対して移動した場合、前記読取センサが生成する前記センサ信号の前記データを検出するために、前記読取センサおよび前記基準センサに接続している、請求項３に従属する前記請求項の何れか１項に記載の装置とを備える局所プローブ記憶装置。
10. 前記記憶面に書き込まれるデータを予めコード化（プリコード）するためのプリコーダを備え、前記プリコーダが、記録されるべき前記ビットの値および前記入力ビット・ストリームの先行ビットに対応する排他的論理和ゲートの出力の値に依存する前記記憶面上に記録される入力ビット・ストリームの各ビットに対して決定される出力を有する排他的論理和ゲートを備える、請求項８または９に記載の局所プローブ記憶装置。
11. 複数のセンサを備える、請求項８〜１０の何れか１項に記載の局所プローブ記憶装置。
12. 局所プローブ・データ記憶装置で読取センサが生成するセンサ信号のデータを検出するための方法であって、
    微分器を用いて三元差信号を生成するために、前記センサ信号の後続の値から前記センサ信号の値を差し引くステップと、
    前記微分器に接続している変換器を用いて、前記差信号を前記検出したデータを示す２進出力信号に変換するステップとを含む方法。

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