JP2005513764A5 - - Google Patents

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  1. ポリシリサイドヒューズを形成する方法であって、
    シリコン基板表面を覆うポリシリコン層を形成する過程を有し、前記シリコン基板は前記シリコン基板表面に形成された第1絶縁体を備え、
    前記ポリシリコン層を覆うマスク層を形成する過程を有し、前記マスク層は前記第1絶縁体を覆う前記ポリシリコン層の一部領域を露出させるものであり、
    概略的なヒューズ構造を形成するために前記ポリシリコン層の前記露出された領域をエッチングする過程を有し、
    前記概略的なヒューズ構造を覆うヒューズマスクを形成する過程を有し、前記ヒューズマスクは、前記概略的なヒューズ構造の一部領域を露出させるものであり、
    実際のヒューズ構造を形成するために前記概略的なヒューズ構造の前記露出された領域をエッチングする過程を有し、前記概略的なヒューズ構造の前記露出された領域を所定の深さまでエッチすることで、アニール処理後に残るポリシリコン層の膜厚を制御し、
    前記ポリシリコンの前記露出領域に金属層のデポジットを行う過程を有し、
    ポリシリサイドを形成するために前記金属層をアニールする過程を有する、方法。
  2. 前記基板上に設けられて前記第1絶縁体から分離された第2絶縁体を有し、前記金属層は、アニールする過程の間に第1絶縁体及び第2絶縁体間のトランジスタのゲート領域、ソース領域及びドレイン領域を形成するよう反応する、請求項1記載の方法。
  3. 前記金属層のアニール後のポリシリコン層の膜厚は、約100から200ナノメータである、請求項1記載の方法。
  4. 前記金属層のアニール後のポリシリコン層の膜厚は、約10から50ナノメータである、請求項1記載の方法。
  5. 前記金属層は、コバルトを含有する、請求項1記載の方法。
  6. 前記金属層は、チタンを含有する、請求項1記載の方法。
  7. 前記金属層は、ニッケルを含有する、請求項1記載の方法。
  8. 前記金属層は、約150Åの膜厚である、請求項1記載の方法。
  9. 前記アニールする過程は、
    約430℃から480℃の温度で約1分間アニールを行ってCoSiを形成する過程と、
    未反応Co(コバルト)を剥離する過程と、
    約675℃から775℃の温度で数秒間アニールを行うってCoSiを形成する過程と、を有する、請求項1記載の方法。
  10. 前記基板上に設けられ前記第1絶縁体から分離した第2絶縁体を有し、更に、前記第1絶縁体及び前記第2絶縁体間の前記シリコン基板表面上にトランジスタを形成する過程を有する、請求項1記載の方法。
  11. 前記基板上にあるとともに前記第1絶縁体から分離した第2絶縁体を有し、
    更に、前記ポリシリコン層に裏面反射防止コーティング(BARC;Bottom Anti-Reflective Coating)を形成するとともに前記BARCにフォトレジスト層を形成する過程を有し、
    前記フォトレジスト層のトリミングを行って、前記第1絶縁体及び前記第2絶縁体間の前記シリコン基板に第1フォトレジスト層を形成し、前記第1絶縁体上に第2フォトレジスト層を形成する過程を有し、
    前記第1及び第2フォトレジスト層を用いて前記BARC及び前記ポリシリコン層部分をエッチングする過程を有し、これによりポリシリコンゲートエリアとポリシリコンヒューズエリアを形成する、請求項1記載の方法。
  12. トランジスタとポリサイドヒューズを備えた集積回路の形成方法であって、
    シリコン基板表面にポリシリコン層を形成する過程を有し、前記シリコン基板は前記シリコン基板の前記表面上の2つのエリアに形成された第1絶縁体と第2絶縁体を備え、
    前記ポリシリコン層上に裏面反射防止コーティング(BARC;Bottom Anti-Reflective Coating)を形成する過程を有し、
    第1フォトレジスト構造と第2フォトレジスト構造を形成するために前記BARCにフォトレジスト層を形成して、前記フォトレジスト層のトリミングを行う過程を有し、前記第1フォトレジスト構造は、前記BARCの第1エリアと、前記ポリシリコンの第1エリアと、前記第1絶縁体及び前記第2絶縁体間の第1エリアとを覆い、前記第2フォトレジスト構造は、前記BARCの第2エリアと、前記ポリシリコンの第2エリアと、前記第2絶縁体のエリアを覆い、前記第2フォトレジスト構造はヒューズ素子の所定の幅より大きく、
    前記BARCを除去し、前記ポリシリコン層部分をエッチングしてポリシリコントランジスタゲート構造とポリシリコンヒューズ構造を形成する過程を有し、前記ポリシリコンヒューズ構造は前記ヒューズ素子の前記所定の幅より大きいものであり、
    前記ポリシリコントランジスタゲート構造上にマスク層を形成する過程を有し、前記マスク層は前記ポリシリコンヒューズ構造の一部領域を露出させるものであり、
    概略的なヒューズ構造を形成するために、前記ポリシリコン層の前記露出された領域をエッチングする過程を有し、
    前記概略的なヒューズ構造上にヒューズマスクを形成する過程を有し、前記ヒューズマスクは前記概略的なヒューズ構造の一部領域を露出させるものであり、
    実際のヒューズ構造を形成するために前記概略的なヒューズ構造の前記露出された領域をエッチングする過程を有し、前記概略的なヒューズ構造の前記露出された領域は所定の深さにエッチングされ、これによりアニール処理後に残るポリシリコン層の膜厚が制御され、
    前記ポリシリコンの前記露出された領域に金属層をデポジットする過程を有し、
    ポリサイドヒューズを形成するために前記金属層をアニールする過程を有し、
    ドレイン及びソース領域を形成する過程とを有し、これにより前記トランジスタが形成される、方法。
  13. ポリシリサイドヒューズを形成する方法であって、
    シリコン基板を用意する過程を有し、
    前記シリコン基板を覆う絶縁体を形成する過程を有し、
    前記絶縁体上の前記シリコン基板表面上に直接ポリシリコン層を形成する過程を有し、
    前記ポリシリコン層を覆うとともに前記絶縁層上のポリシリコン層の一部領域を露出させるマスク層を形成する過程を有し、
    概略的なヒューズ構造を形成するために前記ポリシリコン層の前記露出された領域をエッチングする過程を有し、
    前記概略的なヒューズ構造を覆うとともに前記概略的なヒューズ構造の一部領域を露出させるヒューズマスクを形成する過程を有し、
    実際のヒューズ構造を形成するために前記概略的なヒューズ構造の前記露出された領域をエッチングする過程を有し、前記前記概略的なヒューズ構造の前記露出された領域を所定の深さにエッチングされ、これによりアニール処理後に残るポリシリコン層の膜厚が制御され、
    前記ポリシリコン層の前記エッチングされた露出領域に金属層をデポジットし、ポリサイドを形成するために前記金属層をアニールする過程を有する、方法。
  14. 前記金属層をアニール処理する過程では、約100から200ナノメータの膜厚のポリシリコン層が残される、請求項13記載の方法。
  15. 前記金属層をアニール処理する過程では、約10から50ナノメータの膜厚のポリシリコン層が残される、請求項13記載の方法。
  16. 前記金属層は、コバルトを含む、請求項13記載の方法。
  17. 前記金属層は、チタンを含む、請求項13記載の方法。
  18. 前記金属層は、ニッケルを含む、請求項13記載の方法。
  19. 前記デポジットされた金属層は、約150Åの膜厚である、請求項13記載の方法。
  20. トランジスタとポリシリサイドヒューズを形成する方法であって、
    シリコン基板を形成する過程を有し、
    前記シリコン基板を覆う第1絶縁体を形成する過程を有し、
    前記第1絶縁体から分離するとともに前記シリコン基板を覆う第2絶縁体を形成する過程を有し、前記第2絶縁体は前記シリコン基板を覆うものであり、
    前記シリコン基板表面上にポリシリコン層を形成する過程を有し、前記ポリシリコン層の第1領域は直接前記第1絶縁体上に形成され、前記ポリシリコン層の第2領域は、ゲート領域を形成するために、前記第1絶縁体及び前記第2絶縁体間の前記シリコン基板表面上に形成され、
    前記ポリシリコン層を覆うマスク層を形成する過程を有し、前記マスク層は、前記ポリシリコン層の前記第1領域上の第1エリアと、前記ポリシリコン層の第2領域上の第2エリアを露出させる過程を有し、
    概訳的なヒューズ構造を形成するために前記第1絶縁体上の前記ポリシリコン層の前記露出した第1エリアをエッチングする過程を有し、
    前記ヒューズ構造を覆うとともに前記概訳的なヒューズ構造の一部領域を露出させる前記ヒューズ構造を形成する過程を有し、
    実際のヒューズ構造を形成するために前記概略的なヒューズ構造の前記露出された第1エリアをエッチングする過程を有し、前記概略的なヒューズ構造の前記露出された領域は前記第1絶縁体を超えて所定の深さまでエッチングされるものであり、これによりアニール処理後に残るポリシリコン層の膜厚が制御され、
    前記ポリシリコンの前記エッチングされた露出した第1エリアと前記露出した第2エリアを覆う金属層のデポジットを行う過程を有し、
    ポリシリサイドを形成するために前記金属層をアニールする過程を有し、
    前記シリコン基板に前記トランジスタのドレイン及びソースエリアを形成する過程を有する、方法。
  21. 前記金属層をアニール処理する過程では、約100から200ナノメータの膜厚のポリシリコン層が残される、請求項20記載の方法。
  22. 前記金属層をアニール処理する過程では、約10から50ナノメータの膜厚のポリシリコン層が残される、請求項20記載の方法。
  23. 前記金属層は、コバルトを含む、請求項20記載の方法。
  24. 前記金属層は、チタンを含む、請求項20記載の方法。
  25. 前記金属層は、ニッケルを含む、請求項20記載の方法。
  26. 前記デポジットされた金属層は、約150Åの膜厚である、請求項20記載の方法。
  27. ポリシリサイドヒューズを備えた集積回路の形成方法であって、
    シリコン基板を用意する過程を有し、
    前記シリコン基板の表面に、前記シリコン基板表面に形成された第1絶縁体を備えたポリシリコン層を形成する過程を有し、
    前記ポリシリコン層を覆うとともに前記絶縁体上のポリシリコン層の一部の領域を露出させるマスク層を形成する過程を有し、
    前記ポリシリコン層の前記露出された領域をエッチングして概略的ヒューズ構造を形成する過程を有し、
    前記概略的なヒューズ構造上に、前記概略的なヒューズ構造の一部の領域を露出させるヒューズ形成マスクを形成する過程を有し、
    前記概略的なヒューズ構造の前記露出された領域をエッチングして実際のヒューズ構造を形成する過程とを有し、前記概略的なヒューズ構造の前記露出された領域は、所定の深さにエッチングされるものであり、
    前記ポリシリコンの前記エッチングされた露出された領域上に金属層を形成する過程を有し、
    前記金属層をアニール処理してポリシリサイドを形成する過程と、を有する方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050124097A1 (en) * 2003-12-05 2005-06-09 Advanced Micro Devices, Inc Integrated circuit with two phase fuse material and method of using and making same
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
JP2009506577A (ja) * 2005-08-31 2009-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ランダム・アクセス電気的プログラム可能なeヒューズrom
US7417300B2 (en) * 2006-03-09 2008-08-26 International Business Machines Corporation Electrically programmable fuse structures with narrowed width regions configured to enhance current crowding and methods of fabrication thereof
US7288804B2 (en) * 2006-03-09 2007-10-30 International Business Machines Corporation Electrically programmable π-shaped fuse structures and methods of fabrication thereof
US7460003B2 (en) * 2006-03-09 2008-12-02 International Business Machines Corporation Electronic fuse with conformal fuse element formed over a freestanding dielectric spacer
US7784009B2 (en) * 2006-03-09 2010-08-24 International Business Machines Corporation Electrically programmable π-shaped fuse structures and design process therefore
US7645645B2 (en) * 2006-03-09 2010-01-12 International Business Machines Corporation Electrically programmable fuse structures with terminal portions residing at different heights, and methods of fabrication thereof
US7924597B2 (en) * 2007-10-31 2011-04-12 Hewlett-Packard Development Company, L.P. Data storage in circuit elements with changed resistance
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
CN102549737B (zh) * 2009-08-27 2014-09-24 松下电器产业株式会社 半导体装置及其制造方法
US8912626B2 (en) 2011-01-25 2014-12-16 International Business Machines Corporation eFuse and method of fabrication

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4042950A (en) * 1976-03-01 1977-08-16 Advanced Micro Devices, Inc. Platinum silicide fuse links for integrated circuit devices
JPS60261154A (ja) * 1984-06-08 1985-12-24 Hitachi Micro Comput Eng Ltd 半導体集積回路装置の製造方法
US4647340A (en) * 1986-03-31 1987-03-03 Ncr Corporation Programmable read only memory using a tungsten fuse
JPH0424945A (ja) * 1990-05-16 1992-01-28 Seiko Instr Inc 半導体装置の製造方法
US6337507B1 (en) * 1995-09-29 2002-01-08 Intel Corporation Silicide agglomeration fuse device with notches to enhance programmability
US5708291A (en) * 1995-09-29 1998-01-13 Intel Corporation Silicide agglomeration fuse device
US5821160A (en) * 1996-06-06 1998-10-13 Motorola, Inc. Method for forming a laser alterable fuse area of a memory cell using an etch stop layer
US5976943A (en) * 1996-12-27 1999-11-02 Vlsi Technology, Inc. Method for bi-layer programmable resistor
FR2760563A1 (fr) * 1997-03-07 1998-09-11 Sgs Thomson Microelectronics Pseudofusible et application a un circuit d'etablissement d'une bascule a la mise sous tension
US6022775A (en) 1998-08-17 2000-02-08 Taiwan Semiconductor Manufacturing Company High effective area capacitor for high density DRAM circuits using silicide agglomeration
US6242790B1 (en) 1999-08-30 2001-06-05 Advanced Micro Devices, Inc. Using polysilicon fuse for IC programming
JP2001077050A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置の製造方法
US6391767B1 (en) * 2000-02-11 2002-05-21 Advanced Micro Devices, Inc. Dual silicide process to reduce gate resistance
JP2001326242A (ja) * 2000-05-16 2001-11-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US6642601B2 (en) * 2000-12-18 2003-11-04 Texas Instruments Incorporated Low current substantially silicide fuse for integrated circuits

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