JP2005510877A - 電子装置 - Google Patents

Abstract

２つの支持体（１０，１１）を有するサンドイッチ構造形式の電子装置が提案されており、この場合、各支持体が１つの導体路層（８，１３，１４）を有していて、上側の導体路層（１３，１４）が異なる平面に延びている。

Description

本発明は、請求項１の上位概念部に記載した電子モジュールに関する。国際公開第９８／１５００５号パンフレットによれば、パワートランジスタが、配線平面としてのパターン形成されたＣＵ層を備えた２つのＤＢＣ基板（direct bonded copper）間に組み付けられたパワーモジュール（Power-Modul）が公知である。この場合、ＣＵ路に対するチップの表側及び裏側の結合は、はんだ層を介して行われる。必要であれば、最適に使用可能なスペーサ球によって、リフローはんだ付けプロセス中及びその後に、はんだ層がチップ表側のパターン形成された金属路で十分な厚さを維持するように、保証される。この場合ＤＢＣ基板は、ＣＵ層がその厚さ（例えば約３００μｍ）に基づいて任意の微細なパターン形成を得ることができない、という特徴を有している。ＣＵ層の厚さは、パワーチップの損失熱を十分に導出するために、及びモジュール内における高電流をできるだけ少ない抵抗で伝導するために、必要とされている。この場合、２つのＣＵ領域間の最小間隔は、ＣＵ層の厚さよりも著しく小さくならないように、維持される。

発明の利点
従来技術により公知な構造の主要な欠点は、従来技術のものはまず第１に、粗くパターン形成されたパワーチップの表側接続部及び一体的なチップ厚の組み付けのためにだけ適している、という点にある。従って、信号ＩＣが微細にパターン形成された多くの表側接続部を有していて、しかも信号ＩＣのチップ厚が、パワーチップのチップ厚とは異なっている場合、出力素子（パワーチップ）及び信号素子（信号ＩＣ）の組み合わせは不可能である。請求項１の特徴部に記載した構成を有する本発明による電子装置は、従来技術のものに対して、出力チップとパワーチップとの組み合わせが可能であることによって、非常に簡単かつ安価にモジュール構造を拡大することができる、という利点を有している。

従属請求項に記載した手段によって、請求項１に記載した電子装置のさらなる有利な実施態様及び改良が可能である。

図面
本発明の実施例が図面に示されていて、以下に詳しく説明されている。

図１は電子装置の第１実施例、
図２は電子装置の第２実施例、
図３は打ち抜き及びスタンピング作業前の上側のＤＢＣ基板、
図４は打ち抜き及びスタンピング作業後の上側のＤＢＣ基板、
実施例の説明
図１には、本発明の第１実施例による電子装置のモジュール構造が示されている。電子装置は、第１の支持体１０と第２の支持体１１とを有している。これらの支持体１０、１１間に、図１で符号２１，２２及び２３で示された半導体チップの形状の多数のスイッチ回路が配置されている。本発明によれば、３つよりも少ない数の半導体チップ２１，２２，２３を支持体１０，１１間に設けることも、またそれより大きい数の半導体チップ２１，２２，２３を設けることも可能である。図１には、符号２１及び２２で第１及び第２の出力半導体チップが示されている。半導体チップ２１，２２は、特に場合によっては半導体チップ２１，２２内で拡散される大きい熱量が、熱的な結合を介して導出されることを特徴としている。これに対して図１において符号２３で信号ＩＣが示されており、この信号ＩＣは信号処理のために設けられている。信号ＩＣ２３においては、熱導出の要求が一般的に、出力半導体チップ２１，２２におけるよりも著しく僅かである。図１では、信号ＩＣ２３の半導体基板が、２つの出力半導体チップ２１，２２の半導体基板よりも大きい厚さを有している。

図２には同様に本発明による電子装置が示されており、この場合やはり、第１の支持体１０、第２の支持体１１及び半導体チップ２１，２２，２３が設けられている。しかしながら図２の構成では、図１とは異なり、信号ＩＣ２３の厚さが、出力半導体チップ２１，２２の厚さよりも小さくなっている。

以下では、図１及び図２について一緒に記載されているが、違いについては説明されている。本発明の核心は、特別な第２の支持体１１、つまり下側の第１の支持体１０に対して間隔を保って適合可能な、部分領域で微細パターン形成された接触層を有する第２の支持体１１を使用することである。従って従来技術に対してモジュール組み付け法を変えることなしに、信号ＩＣをモジュール全体若しくは電子装置全体に安価に組み込むことが可能である。

以下では下側の支持体１０としても記載されている第１の支持体１０は、支持体材料として特にセラミック材料を有しており、このセラミック材料上に、下側接触層８が部分領域で（つまり下側の接触装置８はパターン形成可能である）塗布される。下側の接触層８は本発明によれば特に銅層として設けられており、この銅層は以下では下側のＣＵ層８とも称呼されている。下側の支持体１０は、この支持体１０に設けられた下側の接触層８と共に、本発明に従って特にＤＢＣ基板として設けられていて、従って以下では下側のＤＢＣ基板１０とも称呼されている。下側の支持体１０の下側のＣＵ層８上には、図１でも図２でも、下側のはんだ層７の形状の導電性及び導熱性の接続部が、それぞれ個別に半導体値婦２１，２２，２３に設けられている。

半導体チップ２１，２２，２３は、同様にその前側若しくはその上側で接続部を有しており、この接続部は、第２の支持体若しくは上側の支持体１１によって供給される。上側の支持体１１は本発明によれば特にＤＢＣ基板として設けられており、従って上側のＤＢＣ基板１１とも称呼されている。上側の支持体１１は部分領域で切欠１２を有している。さらにまた、上側の支持体１１には接触層が設けられており、この接触層は、上側の支持体が切欠１２を有していない領域では符号１３が付けられていて、上側の支持体１１が切欠１２を有している領域では符号１４が付けられている。本発明に従って特に同様にＣＵ層１３，１４として設けられている上側の接触層１３，１４は、半導体チップ２１，２２，２３の上側との接触のために用いられる。接触層はその領域１４では上側の支持体１１に当接していないので、「自由な接触層」１４は、上側の支持体１１の平面に対して直角な方向でややフレキシブルである。従って、自由な接触層１４が図１で上方に、つまり第２の支持体１１に向かって撓み可能若しくは塑性変形可能であるので、出力半導体チップ及び信号ＩＣチップが、その下側から見て、つまり第１の支持体、接触層８及びはんだ層７から見て、同じレベルに配置されているにも拘わらず、上側の接触層１３，１４は全体的に、小さい厚さを有する出力半導体チップ２１，２２の接触も、大きい厚さを有する信号ＩＣチップ２３の電気的接触も満たすことができる。図２には逆の場合が示されている。つまり、信号ＩＣチップ２３が、出力半導体チップ２１，２２よりも小さい厚さを有している。従ってこの本発明による電子装置の第２実施例においては、上側の接触層１３，１４はその自由領域１４が下方に向かって塑性変形されているので、やはり、上側の接触層１３，１４によって全体的に、出力半導体チップ２１，２２の接触も、また振動ＩＣチップ２３の接触も保証される。従って上側の接触層１３，１４は本発明によれば第１の平面内に配置されていて、その「自由領域」１４が少なくとも部分的に、第１の平面とは異なる第２の平面内に設けられている。

本発明によれば以上の２つの実施例において、上側の接触層１３，１４と半導体チップとの間にはんだ層１５が設けられていて、このはんだ層１５は、符号で詳しく示されていないスペーサ球を有している。

図３には、上側の接触層１３を備えた上側の支持体１１が示されている。上側の支持体１１の中央領域には、破線で示された方形によって切欠１２が示されている。図３にはまた、上側の支持体１１の、切欠１２が存在しない領域内に設けられた上側の接触層１３，１４の領域１３が示されている。さらに、上側の接触層１３，１４の、切欠１３の領域内に設けられた領域１４も示されている。本発明によれば、上側の接触層１３，１４の自由領域は切欠１２の領域内で、例えば打ち抜き工具によって、上側の支持体１１の、切欠１２が存在しない領域で上側の接触層１３，１４のパターン形成が行われるよりも、さらに微細にパターン形成される。

このような付加的にさらに行われるパターン形成は図４に示されている。図４では、上側のパターン形成層１３，１４及び切欠１２を備えた上側の支持体１１が示されているが、図４では図３とは異なり、上側の接触層１３，１４の自由領域はさらにパターン形成されている。図３にさらに符号Ｍで示された、自由な上側の接触層１４のパターン形成されていない中央の領域から、上側の接触層１３，１４の自由領域１４の微細パターン形成が得られる。この微細パターン形成は、信号ＩＣチップ２３のための微細パターン形成された接続部として形成される。

図３から図４への移行段階としてのパターン形成段階は、本発明によれば特に打ち抜き及びスタンピング工程として設けられている。しかしながら別の機械的及び／又はその他のパターン形成法も本発明に従って同様に行うことができる。本発明による打ち抜き及びスタンピング法において、上側の接触層の自由領域１４の幾何学的なパターン形成が実施される。つまり、上側の支持体１１の平面に沿ったパターン形成も、これに対して垂直な方向のパターン形成も実施することができる。即ち、上側の接触層の自由領域１４の領域内に設けられた半導体チップの種々異なるチップ厚を補償するために、上側の接触層１３，１４の自由領域１４を変位可能に構成することができる。

従って本発明によれば、種々異なる厚さを有するチップ２１，２２，２３を本発明による唯一の電子装置内でサンドイッチ構造形式で構成することが可能である。従って本発明によれば有利な形式で、多数の接続部及び自由にパターン形成された接続部を備えた信号ＩＣを、特にパワーモジュール（Powermodul）として設けられた本発明による電子装置内に組み込むことができる。本発明によれば有利には、このための付加的な部分は必要ない。また本発明によれば、変化しないモジュール組み立て法を使用することが可能である。即ちすべてのチップをリフローはんだ付け法で設けることが可能である。しかも本発明による電子装置は、安価に製造可能である。何故ならば、まだ取り付けていないDBC基板の打ち抜き及びスタンピング作業のためには、基板多重シート（Substratmehrfachnutzen）を用いて１つの工具によって安価な付加的コストが可能だからである。この場合、基板多重シートとは、多数の個別基板の複合体を同時に処理するという意味である。さらに本発明によれば、モジュールの外側接続部の数を著しく多くすることができるようにするために、上側の接触層１３，１４の自由領域１４の微細パターン形成を、本発明による電子装置の外側の接続部の領域内で使用することが可能である。さらにまた、本発明によれば信号ＩＣも、また出力半導体チップ２１，２２も、下側の支持体１０若しくはその接触層８上の同じ面に組み付けることができる。これによって完全な出力モジュール（パワーモジュール）若しくは完全な電子装置を、表側及び裏側に面状につまり熱的に最適に組み付けることができる。

従来技術においては、信号ＩＣはモジュールの外側面上に組み付けられ、それによってモジュールの両側を面状に冷却することが妨げられる。

本発明による電子装置の上側の支持体１１は、その接触層１３，１４と共に本発明によれば次の特徴を有している。出力半導体チップ（パワーチップ）２１，２２の領域内で、ＤＢＣ層１１の構造は、切欠１２のない上側の支持体１１と同じ構造である。上側の接触層１３，１４の自由領域１４によって信号ＩＣ２３が接続されるべき領域内に、基板つまり上側の支持体１１のセラミック領域が切欠かき形成され（即ち、単数若しくは複数の切欠１２が設けられ）、典型的には３００μｍの最初の厚さを有する接触層１３，１４が、打ち抜き及びスタンピング法によって、微細にパターン形成され、モジュール全体若しくは電子装置全体の組み付けプロセスを変えることなしに、高さ（つまり上側の支持体１１の平面に対して垂直な方向）を信号ＩＣ２３のＩＣ厚に合わされた、信号ＩＣ２３の接触が可能である。この場合、接触層１３，１４はその自由領域１４で出力チップ２１，２２と比較して、厚いＩＣチップ２３にも薄いＩＣチップ２３にも合わせることができる。切欠１２のＩＣ接触領域内の上側の接触層の打ち抜き及びスタンピング工程をできるだけ簡単に実施できるようにするために、本発明によれば付加的に、スタンピング領域内つまり自由領域１４内の上側の接触層１３，１４を、上側の支持体１１に焼結結合する前に、薄く例えば約５０μｍ〜２５０μｍの厚さで打ち抜き成形すれば有利である。

第１実施例による電子装置の側面図である。 第２実施例による電子装置の側面図である。 打ち抜き及びスタンピング作業前の上側のＤＢＣ基板の平面図である。 打ち抜き及びスタンピング作業後の上側のＤＢＣ基板の平面図である。

Claims (5)

1. 第１の支持体（１０）と、この第１の支持体（１０）に対してほぼ平行に配置された第２の支持体（１１）とを有するサンドイッチ構造の電子装置であって、第１の支持体（１０）が第２の支持体（１１）に向いた側で第１の導体路層（８）を有しており、前記第２の支持体（１１）が、第１の支持体（１０）に向いた側で第２の導体路層（１３，１４）を有している形式のものにおいて、
   第２の導体路層（１３，１４）が部分的に第１の平面内に設けられており、第２の導体路層（１３，１４）が部分領域（１４）内で部分的に第２の平面内に設けられていることを特徴とする、電子装置。
2. 第２の支持体（１１）が部分領域（１２）内で切欠かれている、請求項１記載の電子装置。
3. 支持体（１０，１１）間の部分領域（１２）内に少なくとも１つの信号ＩＣ（２３）が設けられている、請求項１又は２記載の電子装置。
4. 支持体（１１０，１１）間で部分領域（１２）の外側に少なくとも１つの出力半導体チップ（２１，２２）が設けられている、請求項１から３までのいずれか１項記載の電子装置。
5. 信号ＩＣ（２３）と出力半導体チップ（２１，２２）とが異なる厚さを有している、請求項１から４までのいずれか１項記載の電子装置。

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