JP2005341464A

JP2005341464A - 通信システムの非常停止装置

Info

Publication number: JP2005341464A
Application number: JP2004160783A
Authority: JP
Inventors: Hidetsugu Koga; 英嗣古賀
Original assignee: Yaskawa Electric Corp
Current assignee: Yaskawa Electric Corp
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2005-12-08

Abstract

【課題】非常停止が１次局あるいは２次局で発生した場合でも、全２次局あるいは選択された２次局が速やかに非常停止することができる通信システムの非常停止装置を提供することを目的とする。
【解決手段】１次局は第２の共通アドレスを格納するメモリと、非常停止を入力する割り込み入力回路と、割り込み入力を受けると第２の共通アドレスと非常停止コマンドを前記メモリから読み出し、送信ポートに書込むＤＭＡ制御回路と、２次局は第２の共通アドレスを格納するメモリと、第２の共通アドレスを持つ共通フレームを受信すると割り込み信号を出力する回路と、非常停止を入力する割り込み入力回路と、割り込み入力を受けるとレスポンスデータに非常停止コマンドを書込むＤＭＡ制御回路を備える。
【選択図】図１

Description

本発明は１次局と複数の２次局との間で、所定のフレームフォーマットで一定周期の通信を行い、速やかに非常停止出来る通信システムの非常停止装置に関する。

従来の通信システムを図６に示す。従来の通信システムは、特許文献１（特開平０５−２１１５１２号公報）に記載された通信システムがある。このシステムにおいては、１次局である上位コントローラが、ＨＤＬＣ(High level data link Control procedures ハイレベルデータリンク制御手段)に従う通信によって２次局であるそれぞれの下位コントローラに移動データを転送する。この移動データの転送の際、２次局のＤＭＡ(Direct Memory Access)制御回路８は、転送されるフレームを、アドレス部の内容が自局のアドレスと一致するフレームの移動データのみを自局内に設けられた２次局のメモリ７に取込み、他局のアドレスをもつフレームは、これを無視する。次に、共通フレームが転送されると、各２次局は、共通フレームのコマンドを一旦ＣＰＵ４に取りこみ、図示されない２次局毎の速度指令器に書込み、速度指令器を一斉に起動してそれぞれの移動データを実行する。

このように、各２次局が速度指令器を起動するタイミングが同期するので、複数の２次局で行われる並行動作が同期される。一方、図７は２次局２１と通信中に非常停止が発生した場合の通信路のデータと２次局が非常停止を開始するタイミングを示す。１次局が非常停止信号を、共通アドレスを持つフレームで送信する場合、２次局は同時に停止することは出来るが、非常停止が発生してから次の通信周期になり、非常信号の緊急性が損なわれる。また図８は、１次局が２次局２１と通信中に、１次局で非常停止が発生し、非常停止信号を指令データで送信する場合である。非常停止データは２次局毎に順次送信され、共通アドレスを持つフレームで非常停止データがCPUに読み込まれ停止する。しかし、２次局２１の非常停止指令データは次の通信周期に遅れてしまい、通信の同期性が損なわれる。

このように、従来の通信システム装置は、共通アドレスを持つフレームを１つしか持たず、データの更新はこの共通アドレスを持つフレーム受信で行っているのである。
特開平０５−２１１５１２号公報

従来の通信システム装置は、非常停止指令を同期フレームに乗せた場合、同期フレームが一定の周期で送信されるので、速やかに非常停止することができないという問題があった。また、指令データに非常停止指令を乗せたような場合は、非常停止信号が２次局毎に順次送信されるので、非常停止指令を送信する前に通信した２次局はつぎの共通フレーム受信後にしか、非常停止指令を送信できず、全ての２次局を速やかに、かつ同時に停止できず、本来の同期運転が崩れるというような問題もあった。さらに、２次局で非常停止信号が発生した場合は、一旦、１次局を経由して、非常停止指令を送信する必要があった。
本発明はこのような問題点に鑑みてなされたものであり、１次局あるいは２次局で機器の異常により非常停止が発生した場合でも、全２次局あるいは選択された２次局が速やかに非常停止することができる通信システムの非常停止装置を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。

請求項１に記載の発明は、通信システム装置の１次局において、第２の共通アドレスを格納した前記１次局のメモリ7と、割り込み入力信号10aまたは10bと、割り込み入力信号を受けると前記１次局のメモリから前記第２の共通アドレスとコマンドデータを前記送信ポートに書込む１次局のＤＭＡ制御回路8とを備えたことを特徴とするものである。

請求項２に記載の発明は、通信システム装置の２次局において、第２の共通アドレスを格納した前記２次局のメモリ7と、第２の共通アドレスを含むフレームを受信すると共通フレーム受信を通知する割り込み出力回路9と、前記２次局のメモリ7にコマンドデータを格納する２次局のＤＭＡ制御回路8とを備えたことを特徴とするものである。

請求項３に記載の発明は、通信システム装置の１次局において、前記第２の共通アドレスを前記１次局のメモリ7に複数格納し、複数格納された第２のアドレス数だけ、前記割り込み入力信号10aまたは10bがあり（実施例では10aと10b、２つの割り込み入力信号である）、割り込み入力信号を受けると前記１次局のメモリ7から前記第２の共通アドレスと、前記コマンドデータを、前記送信ポート11へ書込む１次局のＤＭＡ制御回路8とを備えたことを特徴とするものである。

請求項４に記載の発明は、通信システム装置の２次局において、前記複数ある共通アドレスから、自局のメモリ7にある第２の共通アドレスを含むフレームを受信すると共通フレーム受信を通知する割り込み出力回路9と、前記２次局のメモリにコマンドデータを格納する２次局のＤＭＡ制御回路8であることを特徴とするものである。

請求項５に記載の発明は、通信システム装置の２次局において、複数格納された第２のアドレス数だけ割り込み入力信号10aまたは10bがあり、割り込み信号を受けると前記２次局のメモリ7から前記割り込み信号に対応する前記第２の共通アドレス読み出し、レスポンスデータとして前記メモリ7へ書込み、自局アドレス含むコマンドデータを受信すると前記レスポンスデータを送信ポート11へ書込む２次局のＤＭＡ制御回路8であることを特徴とするものである。

請求項１に記載の発明によると、非常停止などの割り込み信号10aまたは10bを入力すると、１次局に予め設定された第２の共通アドレスとコマンドデータが格納されたアドレスを、１次局のＤＭＡ制御回路8から出力することができ、例えば第２の共通アドレスと非常停止コマンドデータとを含んだデータを１次局から送信することが出来る。
請求項２に記載の発明によると、第２の共通アドレスを前記２次局のメモリ7に格納しているため、前記１次局より送信された第２の共通アドレスを受信すると、前記２次局のＤＭＡ制御回路8は２次局のメモリにコマンドデータを格納することができ、共通フレームを受信したことを通知する割り込み出力回路9で、２次局を制御するＣＰＵ4等に通知することができ、非常停止コマンドデータを入力することができる。
請求項３に記載の発明によると、複数の割り込み信号10aまたは10bに対応して第２の共通アドレスを複数持つことができるので、例えば予めグループ毎に分けられた第２の共通アドレスを２次局に割り付けておき、グループ内の２次局に対して非常停止コマンドを送ることができる。
請求項４に記載の発明によると、２次局は共通アドレスを複数持つことができるので、第２の共通アドレスを目的の異なる２次局に同士をグループ毎に割り付けておき、共通フレームのアドレスに自局のもつ第２の共通アドレスがあると、前記２次局のＤＭＡ制御回路8は２次局のメモリにコマンドデータを書込むことができ、共通フレームを受信したことを知らせる割り込み出力回路9で、２次局を制御するＣＰＵ4等に非常停止コマンドデータを入力することができる。
請求項５に記載の発明によると、２次局で異常検出などの理由で非常停止をする場合も、２次局は割り込み入力信号を複数もち、これに対応した第２の共通アドレスをもつので、非常停止する２次局のグループを選択する第２のアドレスをレスポンスデータに書込み、この２次局のレスポンス返信時に第２の共通アドレスをもつフレームを送信することができるので、この第２の共通アドレスをもつ２次局は、速やかに非常停止することができる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明の、通信システムの非常停止装置を示すシステム構成図である。図において、１次局と複数の２次局の接続になっている。図において１次局１（上位コントローラ）である軸群管理部が、ＨＤＬＣに従う伝送によって２次局２１、２２、・・・２ｎ（下位コントローラ）であるそれぞれの数値制御装置へデータを転送する。３は１次局１と２次局２１、２２、・・・２ｎとの通信路である。
本発明が特許文献１と異なる部分は、１次局の割り込み入力信号10aまたは10bと、２次局の割り込み入力信号10aまたは10bと、２次局の割り込み出力信号92を備えた部分である。
また図２は本発明の、通信システムの非常停止装置の１次局を示すブロック図である。図において、４はＣＰＵ、５はデータバス、６はタイマ、７はメモリ、８はＤＭＡ制御回路、１０は割り込み入力回路、１１は送信ポート、１２は受信ポート、１３はドライバ、１４はレシーバである。本発明が特許文献１と異なる部分は図において第２の共通アドレスを格納した前記１次局のメモリ７と、割り込み入力回路10と、割り込み入力信号10aまたは10bを受けると前記１次局のメモリ７から前記第２の共通アドレスとコマンドデータを読み出す前記１次局のＤＭＡ制御回路とを備えた部分である。
更に、図３は本発明の、通信システムの非常停止装置の２次局を示すブロック図である。本発明が特許文献１と異なる部分は図において、２次局は第２の共通アドレスを格納した前記２次局のメモリと、第２の共通アドレスを受信すると共通フレームを受信したことを知らせる割り込み出力回路9と、前記２次局のメモリ７にコマンドデータを書込む２次局のＤＭＡ制御回路８とを備えた部分である。

次に本発明の動作を説明する。図４において、１次局で発生した非常停止信号を、割り込み入力回路１０に入力すると、１次局のＤＭＡ制御回路8は前記メモリ７から第2の共通アドレスと非常停止コマンドデータとを読み出し、送信ポート１１へ書込むため、第2の共通アドレスと非常停止コマンドデータを送信データとして、ドライバ１３から出力することができる。
一方、第2の共通アドレスを持つ全ての２次局は、前記送信データを受信すると、前記２次局のＤＭＡ制御回路８が前記２次局のメモリにコマンドデータを格納し、割り込み出力回路9が共通フレームを受信したことを知らせる割り込み信号92をＣＰＵ4等に出力するので、ＣＰＵ4は割り込み信号を入力されると前記メモリ７に格納されたコマンドデータ（非常停止コマンド）を読み出し、第2の共通アドレスを持つ全ての２次局を停止することができる。

図5は第２実施例の動作を示す図である。図は1番目の２次局で非常停止が発生した場合に、その他の２次局が非常停止するまでの動作を示している。2次局は非常停止などが発生した場合に備えて、予め割り付けられた、第２の共通のアドレスを持っている。

このように、２次局は複数格納された第２のアドレス数だけ割り込み入力信号10a、10bがあるので、２次局のＤＭＡ制御回路8は割り込み信号を受けると非常停止コマンドデータを、レスポンスデータとして前記メモリ７へ書込み、自局アドレスを受信したときに、２次局のＤＭＡ制御回路8は前記２次局のメモリ7から前記割り込み信号に対応する第２の共通アドレスとレスポンスデータを送信ポート１１へ書込むため、第2の共通アドレスと非常停止コマンドデータを返信データとして、ドライバ１３から出力することができる。
一方、第2の共通アドレスを持つ全ての２次局は、前記送信データを受信すると、前記２次局のＤＭＡ制御回路８が前記２次局のメモリにコマンドデータを格納し、割り込み出力回路9が共通フレームを受信したことを知らせる割り込み信号92をＣＰＵ等に出力するので、ＣＰＵは割り込み信号が入力されると、前記メモリ７に格納されたコマンドデータ（非常停止コマンド）を読み出す。この結果、第2の共通アドレスを持つ全ての２次局を停止することができる。

１次局あるいは２次局へ入力される割り込み信号で選択される第２の共通アドレスと共に出力されるデータを変更することによって、更に緊急性のあるデータを速やかに送信することができるので、通信システムの安全性を保つ用途にも適用できる。本発明を多軸サーボ制御装置システムに適用すれば、１次局（上位コントローラ）あるいは２次局（サーボ制御装置）で機器の異常により非常停止が発生した場合でも、全２次局あるいは選択された２次局が速やかに非常停止することができるため、負荷機械の損傷等を防止しシステムの信頼性を向上できる。

本発明のシステム概要を示す通信システムの非常停止装置本発明の通信システムの非常停止装置の１次局を示すブロック図本発明の通信システムの非常停止装置の２次局を示すブロック図本発明の実施例１の動作を示す図本発明の実施例２の動作を示す図従来技術の通信システム装置従来技術の動作を示す図（その１）従来技術の動作を示す図（その２）

符号の説明

１１次局
２２次局
２１ 1番目の2次局
２２ 2番目の2次局
２ｎ n番目の2次局
３通信路
４ＣＰＵ
５データバス
６タイマ
61 伝送周期割り込み
62 送信割り込み
７メモリ
８ＤＭＡ制御回路
81 送信データ
９割り込み出力回路
91 受信データ
92 共通フレーム受信割り込み信号
921 1番目の2次局での共通フレーム受信割り込み信号
922 2番目の2次局での共通フレーム受信割り込み信号
92n n番目の2次局での共通フレーム受信割り込み信号
１０割り込み入力回路
10a,10b 1次局への割り込み信号
10a1,10b1 1番目の2次局への割り込み信号
10a2,10b2 2番目の2次局への割り込み信号
10an,10bn n番目の2次局への割り込み信号
１１送信ポート
111 送信データ
112 送信開始信号
１２受信ポート
121 受信データ
122 受信フラグ
１３ドライバ
１４レシーバ

Claims

１次局から２次局へのコマンドの送信と当該２次局から１次局へのレスポンスの返信とがＨＤＬＣプロトコルにしたがって２次局毎に順次に行われ１次局から通信路上に出力された各２次局宛コマンドのデータと、各２次局から通信路上に出力されたレスポンスのデータとが２次局毎にコマンドとレスポンス別に書込まれる１次局側メモリと、通信周期を決定するタイマと、前記タイマがアンダフローまたはオーバフローすると２次局に共通の第１のアドレスを前記メモリから読み見出し先頭の２次局アドレスから順次にコマンドデータおよびレスポンスデータを前記メモリから読み出し書きこむＤＭＡ制御回路と、２次局に送信データを出力する送信ポートと、送信後に該２次局からレスポンスを受ける受信ポートとから構成される通信システム装置の１次局において、
１次局は第２の共通アドレスを格納した前記１次局のメモリと、割り込み入力信号と、割り込み入力信号を受けると前記１次局のメモリから前記第２の共通アドレスとコマンドデータとを前記送信ポートに書込む前記１次局のＤＭＡ制御回路とを備えたことを特徴とする通信システムの非常停止装置。
１次局からコマンドを受ける受信ポートと、コマンドとレスポンス別に書込まれる２次局側メモリと、１次局から共通フレームの第１のアドレスを受信すると共通フレームを受信したことを知らせる割り込み出力回路と、２次局の持つアドレスを受信すると前記２次局のメモリにコマンドデータを格納しレスポンスデータを読み出す２次局のＤＭＡ制御回路と、１次局に送信データを出力する送信ポートとで構成される通信システム装置の２次局において、
２次局は第２の共通アドレスを格納した前記２次局のメモリと、第２の共通アドレスを含むフレームを受信すると共通フレーム受信を通知する割り込み出力回路と、前記２次局のメモリにコマンドデータを格納する２次局のＤＭＡ制御回路とを備えたことを特徴とする通信システムの非常停止装置。
１次局は前記第２の共通アドレスを前記１次局のメモリに複数格納し、複数格納された第２のアドレス数だけ前記割り込み入力信号があり、割り込み入力信号を受けると前記１次局のメモリから前記第２の共通アドレスを読み出し、前記コマンドデータを送信ポートへ書込む１次局のＤＭＡ制御回路であることを特徴とする請求項１記載の通信システムの非常停止装置。
２次局は前記複数ある共通アドレスから、自局のメモリにある第２の共通アドレスを含むフレームを受信すると共通フレーム受信を通知する割り込み出力回路と、前記２次局のメモリにコマンドデータを格納する２次局のＤＭＡ制御回路であることを特徴とする請求項２記載の通信システムの非常停止装置。
２次局は複数格納された第２のアドレス数だけ割り込み入力信号があり、割り込み信号を受けると前記２次局のメモリから前記割り込み信号に対応する前記第２の共通アドレスを読み出し、レスポンスデータとして前記メモリへ書込み、自局アドレス含むコマンドデータを受信すると前記レスポンスデータを送信ポートへ書込む２次局のＤＭＡ制御回路であることを特徴とする請求項２記載の通信システムの非常停止装置。