JP2005328531A - スピーカー制御回路 - Google Patents
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Abstract
【課題】 アナログ信号に変換された2つのビットグループの重なり合いを回避するスピーカー制御回路を提供する。
【解決手段】 本発明のスピーカーカプセル(18)を有するスピーカー制御回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、高位のビットグループと低位のビットグループとをD/A変換するための2つのD/A変換器(1、2)から成り、このD/A変換器(1、2)のデジタル入力は、ビットスプリッタ(6)の出力に接続される。また、ビットグループを否定するための補完段(5)がD/A変換器(2、1)と直列に接続され、一方のD/A変換器(1、2)の出力はスピーカーカプセル(18)一方の端子と接続され、他方のD/A変換器(2、1)の出力はスピーカーカプセル(18)の他方の端子に接続される。
【選択図】 図1
【解決手段】 本発明のスピーカーカプセル(18)を有するスピーカー制御回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、高位のビットグループと低位のビットグループとをD/A変換するための2つのD/A変換器(1、2)から成り、このD/A変換器(1、2)のデジタル入力は、ビットスプリッタ(6)の出力に接続される。また、ビットグループを否定するための補完段(5)がD/A変換器(2、1)と直列に接続され、一方のD/A変換器(1、2)の出力はスピーカーカプセル(18)一方の端子と接続され、他方のD/A変換器(2、1)の出力はスピーカーカプセル(18)の他方の端子に接続される。
【選択図】 図1
Description
本発明は、請求項1のプリアンブルに従ったスピーカー(loudspeaker)を制御する回路に関する。
D/A変換器またはパルス幅変調器(PWM)を用いてデジタル信号を変換する際に現れる困難(中でも、高周波信号および干渉信号を変換する際の過度に低い分解能)を回避する方法が知られており、その際、変換されるデータ項目は高位のビットグループと下位のビットグループとに分けられ、互いから切り離して、アナログ信号に変換される。続いて、個別のアナログ信号は重み付けプロセスに従ってもう一度引き合わされる。この方法のすばらしい利点は、データ項目を分割することによって、個別のPWM変調器の必要なサイクル周波数が下げられ得、よって回路消費量も減ぜられ得る。例えば、(216)×44100Hz=2.89GHzのサイクルは、16ビット分解能と44.1kHzのサンプルレートとを用いて生成されるが、これは今日、低費用で生成することは実現可能ではない。
よって、例えば、WO99/40683は、16ビットのデータ項目が3つの部分に分けられるD/A変換の方法を記述しており、ここで6つの最高ビットは6ビットのビットグループに変換され、9つの最低ビットは9ビットのビットグループに変換され、7つの中間ビットは7ビットのビットグループに変換され、この7ビットのビットグループはその末端部が、その他2つのビットグループと重なり合う。個々のビットグループはPWMを用いてアナログ信号に変換される。個々のアナログ信号は特定の重み付けで合計され、これは抵抗を介して生じる。
類似の原理に基づく方法は、JP64 058125A、JP2003 298 423AおよびJP2001 069008Aからも知られるが、ここではしかしながら、データ項目は2つのビットグループにのみに分けられる。
考慮中の本発明に最も近い技術レベルは、JP59 034795AおよびJP59 034796Aに記述される。この場合、音声信号であるデータ項目は、高位6ビットのビットグループと低位6ビットのビットグループとに分けられる。次に、別々のD/A変換が2つのPWM変換器において生じる。それによって形成されたPWM信号は、増幅器として機能する、いわゆる「スイッチング部」に到達し、互いに対して64:1の比でそこで重み付けされる。増幅された信号または重み付けされた信号は、互いから切り離されて、スピーカーの2つのリール(reel)に提供され、よって所望の音声信号を生成する。2つのビットグループから来るアナログ信号は、最初に電磁界の形で、または振動板の振動としてでさえ、互いから独立するリールが原因で重なり合う。高周波数においては特に、ひずみがあり得、音響スピーカーの信号の質を大きく害し得る。リールと、リールの巻線の形状におけるかろうじて回避可能な不規則性との間の空間距離はまた、2つの個別のアナログ信号の意図的でないさらなる重み付けを導き得、よって音声信号の変化を引き起こす。
1つの非常に不利な点は、これら方法では、ダイナミックスピーカーのみが2つのリールで制御され得るという点にある。従って、この方法は特別に成形加工したことで高価なダイナミックスピーカーカプセルに限られる。
本発明に従って、これら目標は、ビットグループを否定(negation)するための補完段がD/A変換器のうちの1つと直列に接続され、1つのD/A変換器の出力はスピーカーカプセルの端子に接続され、その他のD/A変換器の出力はスピーカーカプセルのその他の端子に接続される中で達成される。
スピーカー制御の利点は、本発明に従って、変換されたデータ項目に対応する差電圧がスピーカー端子の間に直接形成されるという事実に基づく。従って、従来技術の場合のように、互いから切り離してアナログ信号に変換された2つのビットグループの重なり合いがその後に続く必要がない。よって、その後の重なり合いで現れる困難は、まさに最初から回避することができる。
本発明の他の利点は、スピーカー制御とともに、本発明に従って、通常の小型スピーカーカプセル(スピーカーリールを1つのみ有する)、ならびに圧電音声変換器とコンデンサスピーカーとが使用され得る点にある。特にスピーカー制御に適応する、音声変換器の特別な実施形態は必要ではなく、これは費用面に好ましい効果を有し、世界共通の適用性の可能性を与える。
本発明の他の利点は、デジタル増幅器としてD/A変換器のさらなる形態で、電力消費がアナログ増幅器と比べて低く保持され得るという事実にある。スピーカー制御に必要な部品の数は、大幅に減ぜられ得、さらに、例えば好ましいフラッシュDSPを用いることによって、I2Sインターフェースなしで減ぜられ得る。
DSPまたはマイクロコントローラ(PWMモジュラー出力を有する)を用いることによって、HiFi音質においてスピーカーを直接制御することが可能になる。さらに、この方法は、FPGAおよびASICにおいて容易に実行することが可能であるため、非常に高度な集積化で装置に潜在的な節約を提供する。
(項目1)
スピーカーカプセル(18)を有するスピーカーを制御する回路であって、
該回路は、音声信号を表すデータ項目を、高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、該高位のビットグループと該低位のビットグループとをD/A変換する2つのD/A変換器(1、2)とを備え、
該D/A変換器(1、2)のデジタル入力は、それぞれ該ビットスプリッタ(6)の出力に接続され、
ビットグループを否定するための補完段(5)は、該D/A変換器(2、1)と直列に接続され、該一方のD/A変換器(1、2)の出力は該スピーカーカプセル(18)の一方の端子に接続されており、該他方のD/A変換器(2、1)の出力は該スピーカーカプセル(18)の他方の端子に接続されることを特徴とする、回路。
スピーカーカプセル(18)を有するスピーカーを制御する回路であって、
該回路は、音声信号を表すデータ項目を、高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、該高位のビットグループと該低位のビットグループとをD/A変換する2つのD/A変換器(1、2)とを備え、
該D/A変換器(1、2)のデジタル入力は、それぞれ該ビットスプリッタ(6)の出力に接続され、
ビットグループを否定するための補完段(5)は、該D/A変換器(2、1)と直列に接続され、該一方のD/A変換器(1、2)の出力は該スピーカーカプセル(18)の一方の端子に接続されており、該他方のD/A変換器(2、1)の出力は該スピーカーカプセル(18)の他方の端子に接続されることを特徴とする、回路。
(項目2)
上記2つのD/A変換器(1、2)のうち少なくとも1つは、出力信号の重み付けする要素を備え、上記低位のビットグループに対応する信号は、(例えば、抵抗(12、13)含む分圧器または増幅器)上記高位のビットグループに対応する信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、項目1に記載の回路。
上記2つのD/A変換器(1、2)のうち少なくとも1つは、出力信号の重み付けする要素を備え、上記低位のビットグループに対応する信号は、(例えば、抵抗(12、13)含む分圧器または増幅器)上記高位のビットグループに対応する信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、項目1に記載の回路。
(項目3)
上記D/A変換器(1、2)は、デジタル変調器(7、8)(好ましくは、PWM変調器またはシグマデルタ変調器)と、ダウンストリーム増幅器段(9、10)と、該増幅器段(9、10)から下流にあるローパスフィルタ(好ましくは、コイル(15、16)の形である)とを備えることを特徴とする、項目1または項目2に記載の回路。
上記D/A変換器(1、2)は、デジタル変調器(7、8)(好ましくは、PWM変調器またはシグマデルタ変調器)と、ダウンストリーム増幅器段(9、10)と、該増幅器段(9、10)から下流にあるローパスフィルタ(好ましくは、コイル(15、16)の形である)とを備えることを特徴とする、項目1または項目2に記載の回路。
(項目4)
上記増幅器段(9、10)は、切替えられた最終段であり、これは好ましくは、インバータを有するMOSFETプッシュプル出力段として設計されることを特徴とする、項目2または項目3に記載の回路。
上記増幅器段(9、10)は、切替えられた最終段であり、これは好ましくは、インバータを有するMOSFETプッシュプル出力段として設計されることを特徴とする、項目2または項目3に記載の回路。
(項目5)
コンデンサ(17)が、上記ローパスフィルタの一部として上記スピーカーカプセル(18)の2つの端子間に設けられていることを特徴とする、項目1から項目4のいずれか一項に記載のスピーカー。
コンデンサ(17)が、上記ローパスフィルタの一部として上記スピーカーカプセル(18)の2つの端子間に設けられていることを特徴とする、項目1から項目4のいずれか一項に記載のスピーカー。
(項目6)
デジタル値1を加算する加算器(4)は、上記高位のビットグループのための上記D/A変換器(1、2)のデータ入力と直列に接続されており、その制御入力はコンパレータ(3)の出力に接続され、該コンパレータ(3)の入力は上記補完段(5)の入力に接続されることを特徴とする、項目1から項目5のいずれか一項に記載のスピーカー。
デジタル値1を加算する加算器(4)は、上記高位のビットグループのための上記D/A変換器(1、2)のデータ入力と直列に接続されており、その制御入力はコンパレータ(3)の出力に接続され、該コンパレータ(3)の入力は上記補完段(5)の入力に接続されることを特徴とする、項目1から項目5のいずれか一項に記載のスピーカー。
(項目7)
PWM変調器として、モダンDSPのオンチップPWM段、RISCマイクロコントローラまたはFPGAまたはASICにおけるハードウェア実装が用いられることを特徴とする、項目2から項目6のいずれか一項に記載のスピーカー。
PWM変調器として、モダンDSPのオンチップPWM段、RISCマイクロコントローラまたはFPGAまたはASICにおけるハードウェア実装が用いられることを特徴とする、項目2から項目6のいずれか一項に記載のスピーカー。
(項目8)
デジタルデータ項目を備えた音声信号を有するスピーカーカプセル(18)を備える、スピーカーを制御する方法であって、
該個別のデータ項目は、高位のビットグループと低位のビットグループとに分割され、そこからアナログ信号が形成され、
該2つのビットグループのうち1つは、アナログ信号に変換される前に否定され、該アナログ信号は該スピーカーカプセル(18)の一方の端子にある該否定されたビットグループからのものであり、該アナログ信号は該スピーカーカプセル(18)の他方の端子にある該他方のビットグループからのものであること特徴とする、方法。
デジタルデータ項目を備えた音声信号を有するスピーカーカプセル(18)を備える、スピーカーを制御する方法であって、
該個別のデータ項目は、高位のビットグループと低位のビットグループとに分割され、そこからアナログ信号が形成され、
該2つのビットグループのうち1つは、アナログ信号に変換される前に否定され、該アナログ信号は該スピーカーカプセル(18)の一方の端子にある該否定されたビットグループからのものであり、該アナログ信号は該スピーカーカプセル(18)の他方の端子にある該他方のビットグループからのものであること特徴とする、方法。
(項目9)
上記低位のビットグループから来る上記信号は、例えば、抵抗(12、13)から形成される分圧器または増幅器を介して、上記高位のビットグループから来る信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、項目8に記載の方法。
上記低位のビットグループから来る上記信号は、例えば、抵抗(12、13)から形成される分圧器または増幅器を介して、上記高位のビットグループから来る信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、項目8に記載の方法。
(項目10)
上記D/A変換は、上記個別のビットグループがデジタル変調(好ましくは、PWM変調またはシグマデルタ変調)によって、平均値が該ビットグループの二進法の振幅情報に一致するビットストリームに変換され、該ビットストリームは増幅器段(9、10)で増幅され、ローパスフィルタリングを用いてアナログ信号に変換されるところで生じることを特徴とする、項目8または項目9に記載の方法。
上記D/A変換は、上記個別のビットグループがデジタル変調(好ましくは、PWM変調またはシグマデルタ変調)によって、平均値が該ビットグループの二進法の振幅情報に一致するビットストリームに変換され、該ビットストリームは増幅器段(9、10)で増幅され、ローパスフィルタリングを用いてアナログ信号に変換されるところで生じることを特徴とする、項目8または項目9に記載の方法。
(項目11)
上記ビットグループを否定することは、第1の補完を形成することによって生じることを特徴とする、項目8から項目10のいずれか一項に記載の方法。
上記ビットグループを否定することは、第1の補完を形成することによって生じることを特徴とする、項目8から項目10のいずれか一項に記載の方法。
(項目12)
上記ビットグループを否定することは、第2の補完を形成することによって生じることを特徴とする、項目8から項目10のいずれか一項に記載の方法。
上記ビットグループを否定することは、第2の補完を形成することによって生じることを特徴とする、項目8から項目10のいずれか一項に記載の方法。
(項目13)
上記低位のビットグループは否定されることを特徴とする、項目8から項目12のいずれか一項に記載の方法。
上記低位のビットグループは否定されることを特徴とする、項目8から項目12のいずれか一項に記載の方法。
(項目14)
上記高位のビットグループは、上記低位のビットグループが0よりも大きいかもしくは小さい場合、デジタル値1だけ増加されることを特徴とする、項目8から項目13のいずれか一項に記載の方法。
上記高位のビットグループは、上記低位のビットグループが0よりも大きいかもしくは小さい場合、デジタル値1だけ増加されることを特徴とする、項目8から項目13のいずれか一項に記載の方法。
(項目15)
上記データ項目は、半データ項目幅を有するビットグループに分けられることを特徴とする、項目8から項目14のいずれか一項に記載の方法。
上記データ項目は、半データ項目幅を有するビットグループに分けられることを特徴とする、項目8から項目14のいずれか一項に記載の方法。
(要旨)
本発明は、スピーカーカプセル(18)を有するスピーカーを制御するための回路に関し、この回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、高位のビットグループと低位のビットグループとをD/A変換するための2つのD/A変換器(1、2)から成り、このD/A変換器(1、2)のデジタル入力は、ビットスプリッタ(6)の出力に接続される。
本発明は、スピーカーカプセル(18)を有するスピーカーを制御するための回路に関し、この回路は、音声信号を表すデータ項目を高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、高位のビットグループと低位のビットグループとをD/A変換するための2つのD/A変換器(1、2)から成り、このD/A変換器(1、2)のデジタル入力は、ビットスプリッタ(6)の出力に接続される。
本発明は、ビットグループを否定するための補完段(5)はD/A変換器(2、1)と直列に接続され、一方のD/A変換器(1、2)の出力はスピーカーカプセル(18)一方の端子と接続され、他方のD/A変換器(2、1)の出力はスピーカーカプセル(18)の他方の端子に接続されることによって特徴付けられる。
本発明は、図面を用いて以下でさらに詳細に説明される。
図1は、本発明に従って、スピーカー(例えばデジタル受話器の小型スピーカー)を制御する回路の実施例を示し、16ビットのデジタル/アナログ変換が有利に48kHzの変換レートで必要な電力増幅とともに生じる。
変換されるデータ項目は、16ビット幅の実施例において、ビットスプリッタ6によって高バイト(8ビット)と低バイト(8ビット)とに分けられる。これは、データ項目(DI)が(バイトの可能な結合数(valence)に対応する)256によって分割されるところに生じる。全体数の結果は高バイトであり、残りは低バイトから得られる。数学的表現では、以下のように記すことが可能である。つまり、高バイト=データ項目÷256、低バイト=データ項目mod256またはデータ項目=高バイト×256+低バイトと記すことが可能である。
入力データ、すなわち変換されるデータ項目(16ビット)が既に、例えば16ビットレジスタまたは2つの8ビットRAM蓄積サイトにおける蓄積による、例えばDSP/マイクロコントローラ実行で、もしくはFPGA実装で与えられるように、所望の並列形式で利用可能である場合では、低バイトと高バイトとに分けることは、単に「低」または「高」に並列なデータビットの対応する接続または分岐によって生じる。分割またはビットスプリッタの実際的な実施形態が、16ビットのデータ項目の場合について図3に示される。DSPまたはマイクロコントローラにおける実装では、これはまたマスク、シフトおよび移動動作の適切な組み合わせで生じる。
データがシリアル形式にある場合、ビットスプリッタはシリアル/パラレル(S/P)変換器も有し、これはパラレルデータフローを生成し、順に図3に従って分けられる。S/P変換器はシリアルプロトコルによって異なって設計され得る。そのようなS/P変換器の実装は当業者にとって問題ではない。
高バイトがPWM変調器7のデータ入力に到達する前に、低バイトが0に等しくない場合、高バイトは「1」増加され、低バイトが0に等しい場合、高バイトは変化しない。この状況の検査は、8ビットのコンパレータ3を用いて生じ、これは低バイト>0または低バイト=0に従って出力信号を生成し、コンパレータ3は加算器の入力に隣接する。高バイトは、コンパレータ3の出力信号が「1」である場合、「1」分加算器4において増加され、そうでない場合、変更せずに通過し、PWM変調器7のデータ入力に到達する。加算器、補完段およびコンパレータは標準的なロジックゲート(74HC283、74HC85、74HC04)もしくはプログラマブルロジック(PLDまたはFPGA)のどちらか一方で実装され得る。PWM変調器7は、8ビットカウンタと8ビットコンパレータとを備え、高バイトを直接PWM信号に変換する。このPWM信号は、電力に従って、増幅器9で増幅され、コンデンサ11とインダクタンス15とを介してスピーカー18のプラス端子に伝導される。バッファまたは増幅器として、例えば、NチャンネルMOSFETとPチャンネルMOSFETとの組み合わせとして図2において表されるように、CMOSバッファ、アナログマルチプレクサ、伝導ドライバ、インピーダンス変換器、レールツーレール(rail−torail)演算増幅器、またはインバータを有するMOSFETシングルエンドのプッシュプル出力段を実装することが可能である。
バッファ段は非反転でなければならなく、その出力インピーダンスはスピーカーカプセルのインピーダンスよりも係数(factor)10〜1000分だけ小さくあるべきである。電流の流入の際、振動板が外側へ移動するスピーカー端子は、プラス端子と指定される。これは特に2つ以上のチャンネルがある際に、音声の位相位置にとって重要である。ダイナミックスピーカー(空心コイルが電磁界で移動する)、圧電音声変換器およびコンデンサ変換器がスピーカーとして適切である。
第2の補完は、第2の補完段5において低バイトから形成される。低バイトの否定しは、その後、ここから来るアナログ信号がスピーカーの陰極にあるという点で必要とされる。第2の補完段の出力信号は、PWM変調器8のデータ入力にあり、これはまた、8ビットのカウンタと8ビットのコンパレータとを備える。PWM変調器8から生成される信号は増幅器10で増幅され、電圧は抵抗12、13を備えた分圧器で係数256分弱められる。1/256倍の振幅を有する、結果として生じるPWM信号は、LCフィルタ16、17を介してスピーカー18のマイナス端子に伝導される。
デジタル「1」を高バイトに追加することが、低バイトが0と等しくない場合、絶対値0で第2の補完を形成する際の重なり合いを検討するために必要である。第2の補完方法を用いると、この方法は最も広く知られた表示形式であるが、正の数は最初に反転されたビットのようであるという理由で負の数になり、それから「1」が形成された数に追加される。この記述は両方向で機能する。すなわち、問題なしに、負の数から計算して、この場合もやはり、対応する正の数を得ることも可能である。この方法の利点は、0値に1つの表象のみを与えるという点である。「1」を高バイトに追加することは、スピーカー18におけるデータ項目(DI)に実際対応する信号を得るために、補完を表しており、これは以下に説明される。
低バイト、すなわち(DI mod 256)は、>0であり、(DI div 256)×Ub/256である場合と、低バイト、すなわち(DI mod 256)は=0である場合は、それぞれ、電圧((DI div 256)+1)×Ub/256は、スピーカーカプセル18のプラス端子にある。Ubは、増幅器として働くバッファ9および10の供給電圧である。電圧(256−(DI mod 256)mod 256)×Ub/(256×256)は、スピーカーカプセル18のマイナス端子にある。
2つの電圧間の差は、スピーカーにあり、DI×Ub/(256×256)に対応し、所望の16ビット変換である。低位ビットは第2の補完形成によって否定される(negate)という事実の結果、変換されたデータ値に一致する較差電圧がスピーカー端子間に形成される。
高バイトまたは低バイトであるデータは、サンプルサイクルfsを有するPWM変調器7、8に引き継がれる。PWM段に内蔵の8ビットカウンタは、サイクルf_PWMで供給され、これは256×n×fsである。係数nは全体数、例えば4であり、PWM段の周波数のサンプルサイクルへの比を確定する。256×n×fsである、カウンタサイクルを用いることによって、サージがカウンタサイクルで生成されないことが保証され、これはサンプルサイクルfsでPWM値を定期的に更新するからである。カウンタサイクルが高ければ高いほど、後に続いて置かれたLCフィルタによって基本的なPWM周波数を弱めることが向上される。スピーカー入力前のLCローパスフィルタは、好ましくは、その結果、ほぼ20kHzの音声周波数の上限で、音声信号が3dB分減衰されるように、サイズ化される。
PWM変調器7の出力信号PWM_Hは、増幅器9において電力増幅後、コンデンサ11とインダクタンスとを介して、スピーカーカプセル14のプラス端子に移動する。インダクタンス15(例えば、コイル)は、ローパスフィルタとして働き、コンデンサ11とともに、所望されない直流電圧分がフィルタによって除外される。PWM変調器8の出力信号PWM_Lは、増幅器10の電力増幅後、分圧器12、13に移動し、この分圧器は信号を係数256だけ弱める。この係数は2のべき乗の値(高位ビットグループの項目幅)例えば、28、26等に一致する。例えば、抵抗12は2.55kΩであり、抵抗13は10Ωである。小さな振幅のこのPWM信号は、インダクタンス16を介してスピーカー18のマイナス端子に到達する。
抵抗12および13の抵抗値は、例として示されたが、より良く理解するためのものであり、フィルタまたはスピーカーインピーダンスが原因で負荷は無視できるほどに小さいと仮定する。実際には、抵抗12、13の比は、負荷された状態で、可能な限り正確に256の係数分小さいPWM信号のレベルが生成されるような方法で選択され、これは、高バイトから来る信号に比べて低バイトから来る。
インダクタンス15および16は、スピーカー14のプラス端子とマイナス端子との間に接続されたコンデンサ17とともに、ローパスフィルタを形成し、アナログ信号は増幅され、パルス幅変調された信号から生成され、音声信号に含まれたPWM段の周波数は大幅に弱められる。
本発明は、図1に示した説明された実施例に限られない。本発明の基礎理念は、デジタル音声信号を表すデータ項目を2つのビットグループへ分割する点にあり、それらのうち1つをデジタル的に反転させる。D/A変換器1、2によってアナログ信号に変換した後、ビットグループに対応する2つのアナログ信号は、互いから切り離されて、スピーカー18のプラス端子とマイナス端子とに伝達される。図1において点線によって縁取られた箱から明らかなように、任意のタイプのD/A変換1、2が原則的には考えられ得、必要に応じて、統合されたアナログ増幅器段、もしくはその後に続くアナログ増幅器段とともに考えられ得る。アナログ増幅器を有するそのようなD/Aシステムは、比較的高い費用を必要とし、信号のひずみを引き起こし、低い効率を有するので、好ましい実施形態は最終段から成り、これはデジタル増幅器の形で設計される。この増幅器の概念は、D級増幅としても知られる。デジタル信号はそれによって、特別なデジタル変調器を用いてビットストリームに変換され、その平均値は変換されたデータに一致する。従って、二進法の振幅情報は、パルス信号の平均値にコード化される。この方法に関しては、例えばパルス幅変調(PWM)またはシグマデルタ変調(SDM)が適切である。それによって形成され、パルス密度に関して変調された信号は、単純なローパスフィルタリングによって、対応するアナログ信号に変換され得る。デジタル音声信号を適切なレベルまで上げて、例えばスピーカーの低オームの負荷を駆動するために、パルス増幅器が用いられる。次に、増幅された信号はローパスフィルタに伝達され、これによりアナログ信号が、増幅変調された信号から生成される。ダウンストリームパルス増幅器を有するPWMが用いられる、そのようなD/Aシステムの基本原理は、DE39 34 215に記述される。既に前で述べたように、CMOSバッファ、伝導ドライバ、アナログマルチプレクサ、インピーダンス変換器、レールツーレール演算増幅器、またはインバータを有するMOSFETシングルエンドのプッシュプル出力段は、図2に従って増幅器として使用され得る。切替えられた最終段、またはクラスDの最終段を用いることは、典型的な最終段と比較して実質的により高効率という利点を有する。この原理で動作するデジタル増幅器は、デルタシグマ変調器とともに、DE196 19 208Aに記述される。この文書の内容はここで援用される。
本発明に従ったスピーカー制御の上質で、かつ簡単な実装は特に有利である。よって、モダンDSP(デジタル信号プロセッサ)の直接オンチップPWM段、RISC(縮小命令セットコンピュータ)マイクロコントローラ、FPGA(フィールドプログラマブルゲートアレイ)におけるハードウェア実行またはASIC(特定用途向け集積回路)のうちいずれかがPWM変調器として用いられ得る。従って、サンプルサイクルfsによってPWM変調器に印加されるデータの計算は、ハードウェア(ASIC、FPGA)またはソフトウェア(DSP、マイクロコントローラ)にて生じ得る。音声入力信号のデジタル形式もまた有する装置において、IC数と部品費用とが本発明を用いることによって減じられ得る。
もちろん、本発明は前述した実施例に限られない。例えば、任意の分解能(8ビット、16ビット、24ビット、32ビット等)を有するデータ項目が、対応するビットスプリッタに分けられ得、対応する分解能のデジタル変調器を有するパルス幅変調された信号に変換され得る。また、実施例で引用された、データ項目を半分のワード幅でビットグループに分けることは、本発明に従って、スピーカー制御を機能することに決定的なものではない。データ項目を分けることによって形成されたビットグループはまた、異なる長さを有し得る。任意のデータ長が可能であり、分割は確かに、2つの不均等な幅のビットグループに起き得る。例えば、18ビットシーケンスを高位のビットシーケンス、11ビット幅と低位のビットシーケンス、7ビット幅とに分けることが考えられる。もちろん、低位のビットグループの代わりに、高位のビットグループもまた否定され得る。実際、重み付け要素の耐性の影響を減らすために、つまり、低位のビットシーケンスを弱めること、しかし考慮中の場合では、分圧器の抵抗耐性の影響を減らすために、高位のビットシーケンスの幅を、用いる技術の限界に従って、本質的にはデジタル変調器のサイクルに従って、可能な限り広く選択することがもちろん有利である。正確には適切でなく弱めることによって、ひずみと高調波とが生成される。また、2つの信号の重み付けは、互いについてスピーカーカプセル18において所望の比を生成する異なる強度の増幅器9、10を用いることによって起き得る。PWM変調器の代わりに、全てのデジタル変調器または変換器が原則的には適切であり、ここでは、結果として生じるビットストリームの平均値が変換されるデータに対応する。
また、高位のビットグループと低位のビットグループとが準備される方法は、前述の例とは異なり得る。本発明に従って、回路の単純な実行の形式で、第1の補完の形成のみが第2の補完の形成の代わりに起き得、つまり、低位のビットグループの個別のビットを変換することが、高位のビットグループを同時にインクリメントせずに起き得る。
1、2 D/A変換器
3 コンパレータ
4 加算器
5 第2の補完段
6 ビットスプリッタ
7、8 デジタル変調器
10 ダウンストリーム増幅器段
12、13 抵抗
15、16 コイル
17 コンデンサ
18 スピーカーカプセル
3 コンパレータ
4 加算器
5 第2の補完段
6 ビットスプリッタ
7、8 デジタル変調器
10 ダウンストリーム増幅器段
12、13 抵抗
15、16 コイル
17 コンデンサ
18 スピーカーカプセル
Claims (15)
- スピーカーカプセル(18)を有するスピーカーを制御する回路であって、
該回路は、音声信号を表すデータ項目を、高位のビットグループと低位のビットグループとに分割するビットスプリッタ(6)と、該高位のビットグループと該低位のビットグループとをD/A変換する2つのD/A変換器(1、2)とを備え、
該D/A変換器(1、2)のデジタル入力は、それぞれ該ビットスプリッタ(6)の出力に接続され、
ビットグループを否定するための補完段(5)は、該D/A変換器(2、1)と直列に接続され、該一方のD/A変換器(1、2)の出力は該スピーカーカプセル(18)の一方の端子に接続されており、該他方のD/A変換器(2、1)の出力は該スピーカーカプセル(18)の他方の端子に接続されることを特徴とする、回路。 - 前記2つのD/A変換器(1、2)のうち少なくとも1つは、出力信号の重み付けする要素を備え、前記低位のビットグループに対応する信号は、(例えば、抵抗(12、13)含む分圧器または増幅器)前記高位のビットグループに対応する信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、請求項1に記載の回路。
- 前記D/A変換器(1、2)は、デジタル変調器(7、8)(好ましくは、PWM変調器またはシグマデルタ変調器)と、ダウンストリーム増幅器段(9、10)と、該増幅器段(9、10)から下流にあるローパスフィルタ(好ましくは、コイル(15、16)の形である)とを備えることを特徴とする、請求項1または請求項2に記載の回路。
- 前記増幅器段(9、10)は、切替えられた最終段であり、これは好ましくは、インバータを有するMOSFETプッシュプル出力段として設計されることを特徴とする、請求項2または請求項3に記載の回路。
- コンデンサ(17)が、前記ローパスフィルタの一部として前記スピーカーカプセル(18)の2つの端子間に設けられていることを特徴とする、請求項1から請求項4のいずれか一項に記載のスピーカー。
- デジタル値1を加算する加算器(4)は、前記高位のビットグループのための前記D/A変換器(1、2)のデータ入力と直列に接続されており、その制御入力はコンパレータ(3)の出力に接続され、該コンパレータ(3)の入力は前記補完段(5)の入力に接続されることを特徴とする、請求項1から請求項5のいずれか一項に記載のスピーカー。
- PWM変調器として、モダンDSPのオンチップPWM段、RISCマイクロコントローラまたはFPGAまたはASICにおけるハードウェア実装が用いられることを特徴とする、請求項2から請求項6のいずれか一項に記載のスピーカー。
- デジタルデータ項目を備えた音声信号を有するスピーカーカプセル(18)を備える、スピーカーを制御する方法であって、
該個別のデータ項目は、高位のビットグループと低位のビットグループとに分割され、そこからアナログ信号が形成され、
該2つのビットグループのうち1つは、アナログ信号に変換される前に否定され、該アナログ信号は該スピーカーカプセル(18)の一方の端子にある該否定されたビットグループからのものであり、該アナログ信号は該スピーカーカプセル(18)の他方の端子にある該他方のビットグループからのものであること特徴とする、方法。 - 前記低位のビットグループから来る前記信号は、例えば、抵抗(12、13)から形成される分圧器または増幅器を介して、前記高位のビットグループから来る信号に対して、1/(2の(該高位のビットグループのワード幅)乗)に重み付けられることを特徴とする、請求項8に記載の方法。
- 前記D/A変換は、前記個別のビットグループがデジタル変調(好ましくは、PWM変調またはシグマデルタ変調)によって、平均値が該ビットグループの二進法の振幅情報に一致するビットストリームに変換され、該ビットストリームは増幅器段(9、10)で増幅され、ローパスフィルタリングを用いてアナログ信号に変換されるところで生じることを特徴とする、請求項8または請求項9に記載の方法。
- 前記ビットグループを否定することは、第1の補完を形成することによって生じることを特徴とする、請求項8から請求項10のいずれか一項に記載の方法。
- 前記ビットグループを否定することは、第2の補完を形成することによって生じることを特徴とする、請求項8から請求項10のいずれか一項に記載の方法。
- 前記低位のビットグループは否定されることを特徴とする、請求項8から請求項12のいずれか一項に記載の方法。
- 前記高位のビットグループは、前記低位のビットグループが0よりも大きいかもしくは小さい場合、デジタル値1だけ増加されることを特徴とする、請求項8から請求項13のいずれか一項に記載の方法。
- 前記データ項目は、半データ項目幅を有するビットグループに分けられることを特徴とする、請求項8から請求項14のいずれか一項に記載の方法。
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