JP2005328186A

JP2005328186A - 受信装置、そのデータ処理方法およびプログラム

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Publication number: JP2005328186A
Application number: JP2004142671A
Authority: JP
Inventors: Shuichi Nakai; 秀一仲井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-05-12
Filing date: 2004-05-12
Publication date: 2005-11-24

Abstract

【課題】ＰＬＬ回路なしで、送信側のクロック信号に同期したデータ処理を行うことができ、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる受信装置等を提供する。
【解決手段】受信装置１００は、シフトクロック回路２０と、このシフトクロック回路２０を制御する制御部とが設けられ、受信する際に、送信側のクロック信号に同期してデータをＦＩＦＯメモリ１２に書き込み、同時にシフトクロック回路２０で生成された読み出しクロック信号に同期してＦＩＦＯメモリ１２からデータを読み出し、読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、ＦＩＦＯメモリ１２内のデータ量が容量の１／３以下になったとき、読み出しクロック信号の周波数を下げ、ＦＩＦＯメモリ１２内のデータ量が容量の２／３以上になったとき、読み出しクロック信号の周波数を上げるようにシフトクロック回路２０を制御する。
【選択図】図１

Description

この発明は、フェイズ・ロックド・ループ（ＰＬＬ：Phase Locked Loop）回路を有しない受信装置、そのデータ処理方法およびプログラムに関する。詳しくは、第１のクロック信号に同期する第２のクロック信号を生成するクロック信号発生手段と、該クロック信号発生手段を制御する制御手段とが設けられ、受信する際に、第１のクロック信号に同期してデータを格納手段に書き込み、第２のクロック信号に同期して格納手段に格納されているデータを読み出し、第２のクロック信号と第１のクロック信号との周波数ずれが発生した場合に、格納手段に格納されているデータ量が予め設定された下限値以下になったとき、第２のクロック信号の周波数を下げ、格納手段に格納されているデータ量が予め設定された上限値以上になったとき、第２のクロック信号の周波数を上げることによって、ＰＬＬ回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができるようにした受信装置等に係るものである。

データ通信において、データを受信するものには、当然のことながら、そのデータを送信する相手が存在する。相手から送信されてくる符号を、受信側では正しく受信して元の情報へ復元する必要がある。そのため、送信側と受信側が同じタイミングでデータをやり取りする必要がある。

フロー制御手法を持たない情報処理装置間の通信する際に、例えば、ＰＣ（Personal Computer）にＵＳＢ（Universal Serial Bus）スピーカを接続して、ＰＣ上のデジタルデータをＵＳＢケーブルを通して、Ｄ／Ａコンバータ内蔵のスピーカに伝送して再生する場合、
データ送信側のＰＣは自身のＵＳＢのクロック（12Mbps）に同期してデジタルデータを送信する。

一方、データ受信側のＵＳＢスピーカでは、サンプリング周波数（通常は３２ｋＨｚ，４４．１ｋＨｚ，４８ｋＨｚ）に同期してＤ／Ａ変換して再生を行う。

このため、送信系クロックと、受信系クロックが微妙にずれることで、送受信するデータがオーバフローまたはアンダフローしてしまい、連続した再生ができなかった。このためノイズ（音飛び）が発生する。

また、たとえ、送信側と受信側が同じ周波数のクロック信号を使用したとしても、水晶発振子などのデバイスのバラツキ（例えば個体差、温度によるドリフトなどでばらつく）で完全には同期できない。

従来、これを解決するために、データ受信側にＰＬＬ回路を内蔵し、データ送信側のクロックに同期させてデータ処理を行っている。図５は、従来の受信装置の構成例を示す図である。この図５に示す受信装置１０は、上述したＰＣに接続されるＵＳＢスピーカである。

図５に示すように、受信装置１０は、ＵＳＢインターフェース（ＵＳＢＩ／Ｆ）１と、ＦＩＦＯ（First In First Out）メモリ２と、Ｄ／Ａコンバータ（ＤＡＣ）３と、アンプ（ＡＭＰ）４と、ＰＬＬ回路６と、発振器モジュール７と備える。

この場合、送信側からのデータは書き込みクロック信号（Write Clock）に同期してＦＩＦＯメモリ２に書き込まれる。そして、ＰＬＬ回路６から出力された読み出しクロック（Read Clock）でＦＩＦＯメモリ２からデータを読み出し、Ｄ／Ａコンバータ３に入力する。

ここで、ＰＬＬ回路６は、入力された書き込みクロック信号と読み出しクロックとの位相を比較し、その比較結果に基づいて発振器の発振周波数を調整する。

また、位相ずれの大きさに拘わらず、常に高精度の位相合わせを短時間で行うことができるＤＰＬＬ（Digital Phase Locked Loop）回路が提案されている（例えば、特許文献１参照）。

この場合、フィルタ手段内の判別部で使用されるしきい値と周波数変更信号生成部で使用されるシフト幅情報とを、フィルタ係数発生手段で位相同期状態に応じて適変更して設定し、または外部から入力された制御信号に応じて設定するようになされる。

また、クロック信号の周波数をシフトする回路が周知されている（例えば、特許文献２参照）。

この場合、クロック信号の周波数をシフトする回路は、セラミック発振子を有し、該発振子とグランド間の容量を変更することで、クロック信号の周波数を所定量だけシフトするようになされる。

特開平６−２５２７４７号公報（第３，４頁、第１図）特許第３１３３１０２号公報（第２，３頁、第１図）

しかしながら、上述した受信装置においては、データ受信側で送信側のクロック信号に同期させるためのＰＬＬ回路を搭載しており、このＰＬＬ回路は回路規模が大きいため、データ受信装置の開発時間の長期化、デバイスの小型化や低消費電力化が困難であったり、消費電量の増大、デバイスコストのアップなどの弊害があった。

そこで、この発明は、ＰＬＬ回路を搭載することなく、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができるようにした受信装置、そのデータ処理方法およびプログラムを提供することを目的とする。

この発明に係る受信装置は、第１のクロック信号に同期して伝送されてきたデータを受信する受信装置において、データを一時的に格納するデータ格納手段と、格納手段に格納されているデータ量を判断する判断手段と、データを処理する際に用いられる第２のクロック信号を生成すると共に、この第２のクロック信号の周波数をシフトさせて第１のクロック信号に同期させるクロック信号生成手段と、判断手段による判断結果に基づいてクロック信号生成手段を制御する制御手段とを備え、制御手段は、第２のクロック信号と第１のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第２のクロック信号の周波数を下げ、判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第２のクロック信号の周波数を上げるように上記クロック信号生成手段を制御するものである。

例えば、クロック信号生成手段は、セラミック発振子と、可変容量ダイオードとを有し、可変容量ダイオードの容量を制御することにより発振子とグランド間の容量を変更させ、第２のクロック信号の周波数を調整するようになされる。

この発明に係るデータ処理方法は、第１のクロック信号に同期して伝送されてきたデータを一時的に格納するデータ格納手段と、該格納手段に格納されているデータ量を判断する判断手段と、第１のクロック信号に同期する第２のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とを備える受信装置のデータ処理方法において、受信する際に、第１のクロック信号に同期してデータを格納手段に書き込み、第２のクロック信号に同期して格納手段に格納されているデータを読み出し、第２のクロック信号と第１のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第２のクロック信号の周波数を下げ、判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第２のクロック信号の周波数を上げるようにすることを特徴とするものである。

この発明に係るプログラムは、格納手段に格納されているデータ量に応じて、受信装置のクロック信号生成手段を制御するプログラムであって、コンピュータを、格納手段に格納されているデータ量を判断する判断手段と、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第２のクロック信号の周波数を下げ、判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第２のクロック信号の周波数を上げるようにクロック信号生成手段を制御する制御手段として機能させるためのものである。

この発明においては、受信装置に送信側の第１のクロック信号に同期する第２のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段が設けられる。クロック信号生成手段は、例えばセラミック発振子を有し、該発振子とグランド間の容量を変更して第２のクロック信号の周波数を調整するようになされる。

受信する際に、第１のクロック信号に同期してデータを格納手段に書き込み、第２のクロック信号に同期して格納手段に格納されているデータを読み出し、第２のクロック信号と第１のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、制御手段はセラミック発振子とグランド間の容量を大きくして第２のクロック信号の周波数を下げるようにクロック信号生成手段を制御し、また判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったとき、制御手段はセラミック発振子とグランド間の容量を小さくして第２のクロック信号の周波数を上げるようにクロック信号生成手段を制御する。

これにより、ＰＬＬ回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることが可能となる。

また、可変容量ダイオードを用いることで、ほぼリニアで容量を変化することができ、所定範囲にクロックを調整することができるため、オーバフローおよびアンダフローによるノイズをより効果的に抑制することが可能となる。

この発明によれば、受信装置に送信側の第１のクロック信号に同期する第２のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とが設けられ、受信する際に、第１のクロック信号に同期してデータを格納手段に書き込み、第２のクロック信号に同期して格納手段に格納されているデータを読み出し、第２のクロック信号と第１のクロック信号との周波数ずれが発生した場合に、格納手段に格納されているデータ量が予め設定された下限値以下になったとき、第２のクロック信号の周波数を下げ、格納手段に格納されているデータ量が予め設定された上限値以上になったとき、第２のクロック信号の周波数を上げるものであり、ＰＬＬ回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる。

以下、この発明の実施の形態の受信装置、そのデータ処理方法およびプログラムについて説明する。

図１は、本発明の実施の形態の受信装置１００の構成例を示す図である。この受信装置１００はコンピュータに接続可能なＵＳＢ（Universal Serial Bus）スピーカである。ＰＣ（Personal Computer）上のデジタルデータをＵＳＢケーブルを通して、Ｄ／Ａコンバータ内蔵のスピーカに伝送して再生することが可能である。

図１に示すように、受信装置１００は、ＵＳＢインターフェース（ＵＳＢＩ／Ｆ）１１と、ＦＩＦＯメモリ１２と、Ｄ／Ａコンバータ（ＤＡＣ）１３と、アンプ（ＡＭＰ）１４と、スピーカ１５と、制御部１６と、シフトクロック回路２０と備えている。

ＵＳＢインターフェース１は、ＵＳＢデータ転送規格の機器を接続するものである。通信速度は１．５Ｍｂｐｓと１２Ｍｂｐｓの２種類がある。ここで、例えば、通信速度１２Ｍｂｐｓのものが用いられる。そのクロック信号の周波数は１２ＭＨｚである。送信側の機器、例えばＰＣは、ＵＳＢインターフェース１を介して自身の１２ＭＨｚクロックを分周したものに同期してデジタルデータを送信する。

ＦＩＦＯメモリ１２は、送信側（ＰＣ）からのデータを一時的に格納する先入れ先出しメモリである。このＦＩＦＯメモリ１２に制御部１６が接続されている。また、このＦＩＦＯメモリ１２よりシフトクロック回路２０を制御するための制御信号ＣＳが出力されるようになされている。

Ｄ／Ａコンバータ１３は、デジタル信号をアナログ信号に変換する回路である。ここで、音声のデジタル信号をスピーカ１５を鳴らせるようなアナログ信号に変換するようになされる。また、アンプ１４は、Ｄ／Ａコンバータ１３で得られたアナログ信号を増幅して、スピーカ１５へ出力するようになされる。

制御部１６は、例えばマイコンから構成され、周知のように、ＣＰＵ、ＲＯＭ、ＲＡＭ（図示せず）を備える。ＣＰＵは、ＲＯＭに格納された制御プログラム情報（シフトクロック回路２０を制御する制御プログラムを含む）に従って、ＲＡＭをワークエリアとして使用しながら、受信装置１００の全体の動作を制御する。

この制御部１６は、ＦＩＦＯメモリ１２に格納されているデータ量を判断する判断手段と、シフトクロック回路２０を制御する制御手段とを構成し、受信する際に、書き込みクロック信号に同期してデータをＦＩＦＯメモリ１２に書き込み、読み出しクロック信号に同期してＦＩＦＯメモリ１２に格納されているデータを読み出し、読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、ＦＩＦＯメモリ１２内のデータ量を検出し、ＦＩＦＯメモリ１２に格納されているデータ量が予め設定された下限値（例えば容量の１／３）以下になったとき、読み込みクロック信号の周波数を下げ、ＦＩＦＯメモリ１２に格納されているデータ量が予め設定された上限値（例えば容量の２／３）以上になったとき、読み込みクロック信号の周波数を上げるようにシフトクロック回路２０を制御するようになされる。

シフトクロック回路２０は、発振器モジュール２０ａと、クロックを調整するためのクロック制御回路２０ｂからなる。発振器モジュール２０ａはバリキャップ（可変容量ダイオード）Ｖ１，Ｖ２に印加する電圧を外部から変化させることで所定範囲にクロックを調整できるクロック発生回路である。

図２は、バリキャップの特性を示す図である。図２に示すようにバリキャップは印加電圧（Ｖ）に反して端子間の容量（Ｃ）が変化する特性をもつ。また、発振器モジュール２０ａにおいて、Ｒ４，Ｒ５はバリキャップの特性を出すためＤＣ的にＧＮＤに接続するための抵抗であり、ＡＣ的には電流がほとんど流れない大きな値（高抵抗値）を採用している。

図３は、発振器モジュール２０ａの等価回路を示す図である。図３に示すように、等価回路３０は、発振回路ＯＳＣのクロック端子ａ、ｂの間にクロック発振用のセラミック発振子Ｄが接続されると共に、端子ａ、ｂと、グランドとの間に、発振用コンデンサＣａ，Ｃｂがそれぞれ接続されており、コンデンサＣａ、Ｃｂは外部からの制御信号により容量が可変する。ここで、コンデンサＣａは、コンデンサＣｘとバリキャップＶ１とが合成されたものであり、コンデンサＣｂはコンデンサＣｇとバリキャップＶ２とが合成されたものである。

ＦＩＦＯメモリ１２から出力される制御信号ＣＳによって、トランジスタＱ１，Ｑ２をオン／オフさせて、セラミック発振子Ｄとグランド間の容量を変更させることで、読み取りクロック信号の周波数を調整するようになされる。

例えば、制御信号ＣＳが「Ｌ」のとき、トランジスタＱ１，Ｑ２がオフとなり、コンデンサＣ２に蓄えられた電荷は抵抗Ｒ２で徐々に放電され、バリキャップＶ１，Ｖ２の容量を変化させ、即ち等価回路３０のコンデンサＣａ、Ｃｂの容量は増える。これにより読み取りクロックの周波数は、制御信号ＣＳが「Ｈ」のときよりある大きさだけ低い方にシフトされる。また、制御信号ＣＳが「Ｈ」のとき、トランジスタＱ１，Ｑ２がオンとなり、抵抗Ｒ１を通してコンデンサＣ２が充電され、即ち等価回路３０のコンデンサＣａ，Ｃｂの容量が徐々に減る。これにより読み取りクロックの周波数は、制御信号ＣＳが「Ｌ」のときよりある大きさだけ高い方にシフトされる。

周波数シフトの量は、接続されるＣａ，Ｃｂの容量によって決められる。例えば、一般的にＵＳＢに対して書き込みクロックは１２ＭＨｚ±０．０５％以下のばらつき（ジッター）におされことが規格で決まっており、これに対してシフトクロック回路２０では、±０．１％程度まで調整できるようにすれば、十分に送信側のクロックに追従できる。

受信装置１００において、受信する際に、制御部１６によりＦＩＦＯメモリ１２内のデータ量が容量の１／３以下になったと判断されたとき、ＦＩＦＯメモリ１２から「Ｌ」レベルの制御信号ＣＳが出力される。この「Ｌ」レベルの制御信号ＣＳがトランジスタＱ１のベースに供給され、トランジスタＱ１、Ｑ２がオフにされて、セラミック発振子Ｄとグランド間の容量を大きくなることで、シフトクロック回路２０から出力される読み出しクロック信号の周波数を下げるように制御される。これにより、アンダフローによる音切れを防止することができる。

一方、制御部１６によりＦＩＦＯメモリ１２内のデータ量が容量の２／３以上になったと判断されたとき、ＦＩＦＯメモリ１２から「Ｈ」の制御信号が出力される。この「Ｈ」レベルの制御信号ＣＳがトランジスタＱ１のベースに供給され、トランジスタＱ１、Ｑ２がオンにされて、セラミック発振子Ｄとグランド間の容量を小さくすることで、シフトクロック回路２０から出力される読み出しクロック信号の周波数を上げるように制御される。これにより、オーバフローによる音切れを防止することができる。

以下、図４を参照して、受信装置１００の受信時の動作について説明する。図４は、受信装置１００の動作例を示すフローチャートである。ここで、受信する際に、受信装置１００のクロック信号と送信側のクロック信号との周波数ずれが発生した場合とする。

受信装置１００において、送信側から送られてきた所定クロック信号に同期したデータを受信する際に、まず、ステップＳ２１で、制御信号ＣＳの初期値を「Ｌ」にする。

次に、ステップＳ２２で、ＦＩＦＯメモリ１２に格納されているデータの量が容量の１／３以下であるか否かを判断する。ここで、容量の１／３という値は予め設定された下限値である。ＦＩＦＯメモリ１２内のデータ量がこの下限値（容量の１／３）以下であると判断された場合には、ステップＳ２３で制御信号ＣＳを「Ｌ」にする。即ち、制御信号ＣＳの初期値「Ｌ」を維持する。そして、ステップＳ２２に戻り、ＦＩＦＯメモリ１２に格納されているデータの量が容量の１／３以下であるか否かを継続して判断する。

一方、ステップＳ２２でＦＩＦＯメモリ１２内のデータ量が容量の１／３以下ではないと判断された場合には、ステップＳ２４で、ＦＩＦＯメモリ１２に格納されているデータの量が容量の２／３以上であるか否かを判断する。ここで、容量の２／３という値は予め設定された上限値である。ＦＩＦＯメモリ１２内のデータ量がこの上限値（容量の２／３）以上であると判断された場合には、ステップＳ２５で、制御信号を「Ｈ」にする。即ち、シフトクロック回路２０から出力される読み出しクロック信号の周波数を上げ、読み取り速度を早くする。

一方、ステップＳ２４でＦＩＦＯメモリ１２内のデータ量が容量の２／３以上ではないと判断された場合には、ステップＳ２２に戻り、上記動作を繰り返し行う。

これにより、ＦＩＦＯメモリ１２内のデータ量に応じて、Ｄ／Ａコンバータ（ＤＡＣ）１３にデータを送り出す速度が制御されるため、データ送信側（ＰＣ）のクロック信号に同期したデータ処理を行うことができ、その結果、オーバフローおよびアンダフローによるノイズを抑制できる。

このように本実施の形態においては、受信装置１００に送信側のクロック信号に同期するデータ読み出し用クロック信号を生成するシフトクロック回路２０と、このシフトクロック回路２０を制御する制御部１６とが設けられ、受信する際に、送信側のクロック信号に同期してデータをＦＩＦＯメモリ１２に書き込み、同時にシフトクロック回路２０で生成した読み出しクロック信号に同期してＦＩＦＯメモリ１２に格納されているデータを読み出す。読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、ＦＩＦＯメモリ１２に格納されているデータ量が容量の１／３以下になったとき、読み出しクロック信号の周波数を下げ、ＦＩＦＯメモリ１２に格納されているデータ量が容量の２／３以上になったとき、読み出しクロック信号の周波数を上げるようにシフトクロック回路２０が制御される。

これにより、ＰＬＬ回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる。

また、可変容量ダイオードを用いることで、ほぼリニアで容量を変化することができ、所定範囲にクロックを調整することができるため、オーバフローおよびアンダフローによるノイズをより効果的に抑制することができる。

なお、上述実施の形態においては、トランジスタのオン／オフによりセラミック発振子とグランドとの間のコンデンサの容量変更させる例について説明したが、これに限定されるものではない。

また、ＦＩＦＯメモリ１２内のデータ量の下限値、および上限値が容量の１／３や、２／３というのは一例であって、この限りではない。

また、上述実施の形態においては、受信装置１００としてＰＬＬ回路を有しないＵＳＢスピーカについて説明したが、これに限定されるものではない。それ他のフロー制御手法を持たないデータ受信デバイスにもこの発明を適用できる。

以上のように、この発明に係る受信装置、そのデータ処理方法およびプログラムは、フロー制御手法を持たないデバイス間の通信に係わる受信装置のデータ処理に適用して好適なものとなる。

実施の形態の受信装置１００の構成を示す図である。バリキャップの特性を示す図である。発振器モジュール２０ａの等価回路を示す図である。受信装置１００の受信時の動作例を示すフローチャートである。従来の受信装置１０の構成例を示す図である。

符号の説明

１１・・・ＵＳＢインターフェース、１２・・・ＦＩＦＯメモリ、１３・・・Ｄ／Ａコンバータ、１４・・・アンプ、１５・・・スピーカ、１６・・・制御部、２０・・・シフトクロック回路、２０ａ・・・発振器モジュール、２０ｂ・・・クロック制御回路、１００・・・受信装置、Ｄ・・・セラミック発振子、Ｑ１，Ｑ２・・・トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５・・・抵抗、Ｃ２・・・コンデンサ、Ｖ１，Ｖ２・・・バリキャップ

Claims

第１のクロック信号に同期して伝送されてきたデータを受信する受信装置において、
上記データを一時的に格納するデータ格納手段と、
上記格納手段に格納されているデータ量を判断する判断手段と、
上記データを処理する際に用いられる第２のクロック信号を生成すると共に、この第２のクロック信号の周波数をシフトさせて上記第１のクロック信号に同期させるクロック信号生成手段と、
上記判断手段による判断結果に基づいて上記クロック信号生成手段を制御する制御手段とを備え、
上記制御手段は、
上記第２のクロック信号と上記第１のクロック信号との周波数ずれが発生した場合に、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第２のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第２のクロック信号の周波数を上げるように上記クロック信号生成手段を制御する
ことを特徴とする受信装置。
上記クロック信号生成手段は、
セラミック発振子と、可変容量ダイオードとを有し、
上記可変容量ダイオードの容量を制御することにより上記発振子とグランド間の容量を変更させ、上記第２のクロック信号の周波数を調整する。
ことを特徴とする請求項１に記載の受信装置。
第１のクロック信号に同期して伝送されてきたデータを一時的に格納するデータ格納手段と、該格納手段に格納されているデータ量を判断する判断手段と、上記第１のクロック信号に同期する第２のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とを備える受信装置のデータ処理方法において、
受信する際に、上記第１のクロック信号に同期して上記データを上記格納手段に書き込み、
上記第２のクロック信号に同期して上記格納手段に格納されているデータを読み出し、
上記第２のクロック信号と上記第１のクロック信号との周波数ずれが発生した場合に、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第２のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第２のクロック信号の周波数を上げる
ことを特徴とするデータ処理方法。
格納手段に格納されているデータ量に応じて、受信装置のクロック信号生成手段を制御するプログラムであって、
コンピュータを、上記格納手段に格納されているデータ量を判断する判断手段と、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第２のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第２のクロック信号の周波数を上げるように上記クロック信号生成手段を制御する制御手段として機能させるためのプログラム。