JP2005039528A - 受信装置、そのデータ処理方法およびプログラム - Google Patents
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Abstract
【課題】PLL回路なしで、送信側のクロック信号に同期したデータ処理を行うことができ、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる受信装置等を提供する。
【解決手段】 送信装置100は、シフトクロック回路20と、このシフトクロック回路20を制御する制御部とが設けられ、受信する際に、送信側のクロック信号に同期してデータをFIFOメモリ12に書き込み、同時にシフトクロック回路20で生成された読み出しクロック信号に同期してFIFOメモリ12からデータを読み出し、読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、FIFOメモリ12内のデータ量が容量の1/3以下になったとき、読み出しクロック信号の周波数を下げ、FIFOメモリ12内のデータ量が容量の2/3以上になったとき、読み出しクロック信号の周波数を上げるようにシフトクロック回路20を制御する。
【選択図】 図1
【解決手段】 送信装置100は、シフトクロック回路20と、このシフトクロック回路20を制御する制御部とが設けられ、受信する際に、送信側のクロック信号に同期してデータをFIFOメモリ12に書き込み、同時にシフトクロック回路20で生成された読み出しクロック信号に同期してFIFOメモリ12からデータを読み出し、読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、FIFOメモリ12内のデータ量が容量の1/3以下になったとき、読み出しクロック信号の周波数を下げ、FIFOメモリ12内のデータ量が容量の2/3以上になったとき、読み出しクロック信号の周波数を上げるようにシフトクロック回路20を制御する。
【選択図】 図1
Description
この発明は、フェイズ・ロックド・ループ(PLL:Phase Locked Loop)回路を有しない受信装置、そのデータ処理方法およびプログラムに関する。詳しくは、第1のクロック信号に同期する第2のクロック信号を生成するクロック信号発生手段と、該クロック信号発生手段を制御する制御手段とが設けられ、受信する際に、第1のクロック信号に同期してデータを格納手段に書き込み、第2のクロック信号に同期して格納手段に格納されているデータを読み出し、第2のクロック信号と第1のクロック信号との周波数ずれが発生した場合に、格納手段に格納されているデータ量が予め設定された下限値以下になったとき、第2のクロック信号の周波数を下げ、格納手段に格納されているデータ量が予め設定された上限値以上になったとき、第2のクロック信号の周波数を上げることによって、PLL回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができるようにした受信装置等に係るものである。
データ通信において、データを受信するものには、当然のことながら、そのデータを送信する相手が存在する。相手から送信されてくる符号を、受信側では正しく受信して元の情報へ復元する必要がある。そのため、送信側と受信側が同じタイミングでデータをやり取りする必要がある。
フロー制御手法を持たない情報処理装置間の通信する際に、例えば、PC(Personal Computer)にUSB(Universal Serial Bus)スピーカを接続して、PC上のデジタルデータをUSBケーブルを通して、D/Aコンバータ内蔵のスピーカに伝送して再生する場合、データ送信側のPCは自身のUSBのクロック(12Mbps)に同期してデジタルデータを送信する。
一方、データ受信側のUSBスピーカでは、サンプリング周波数(通常は32kHz,44.1kHz,48kHz)に同期してD/A変換して再生を行う。
このため、送信系クロックと、受信系クロックが微妙にずれることで、送受信するデータがオーバフローまたはアンダフローしてしまうい、連続した再生ができなかった。このためノイズ(音飛び)が発生する。
また、たとえ、送信側と受信側が同じ周波数のクロック信号を使用したとしても、水晶発振子などのデバイスのバラツキ(例えば個体差、温度によるドリフトなどでばらつく)で完全には同期できない。
従来、これを解決するために、データ受信側にPLL回路を内蔵し、データ送信側のクロックに同期させてデータ処理を行っている。図3は、従来の受信装置の構成例を示す図である。この図3に示す受信装置10は、上述したPCに接続されるUSBスピーカである。
図3に示すように、受信装置10は、USBインターフェス(USBI/F)1と、FIFO(First In First Out)メモリ2と、D/Aコンバータ(DAC)3と、アンプ(AMP)4と、PLL回路6と、発振器モジュール7と備える。
この場合、送信側からのデータは書き込みクロック信号(Write Clock)に同期してFIFOメモリ2に書き込まれる。そして、PLL回路6から出力された読み出しクロック(Read Clock)でFIFOメモリ2からデータを読み出し、D/Aコンバータ3に入力する。
ここで、PLL回路6は、入力された書き込みクロック信号と読み出しクロックとの位相を比較し、その比較結果に基づいて発振器の発振周波数を調整する。
また、位相ずれの大きさに拘わらず、常に高精度の位相合わせを短時間で行うことができるDPLL(Digital Phase Locked Loop)回路が提案されている(例えば、特許文献1参照)。
この場合、フィルタ手段内の判別部で使用されるしきい値と周波数変更信号生成部で使用されるシフト幅情報とを、フィルタ係数発生手段で位相同期状態に応じて適変更して設定し、または外部から入力された制御信号に応じて設定するようになされる。
また、クロック信号の周波数をシフトする回路が周知されている(例えば、特許文献2参照)。
この場合、クロック信号の周波数をシフトする回路は、セラミック発振子を有し、該発振子とグランド間の容量を変更することで、クロック信号の周波数を所定量だけシフトするようになされる。
しかしながら、上述した受信装置においては、データ受信側で送信側のクロック信号に同期させるためのPLL回路を搭載しており、このPLL回路は回路規模が大きいため、データ受信装置の開発時間の長期化、デバイスの小型化や低消費電力化が困難であったり、消費電量の増大、デバイスコストのアップなどの弊害があった。
そこで、この発明は、PLL回路を搭載することなく、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができるようにした受信装置、そのデータ処理方法およびプログラムを提供することを目的とする。
この発明に係る受信装置は、第1のクロック信号に同期して伝送されてきたデータを受信する受信装置において、データを一時的に格納するデータ格納手段と、格納手段に格納されているデータ量を判断する判断手段と、データを処理する際に用いられる第2のクロック信号を生成すると共に、この第2のクロック信号の周波数をシフトさせて第1のクロック信号に同期させるクロック信号生成手段と、判断手段による判断結果に基づいてクロック信号生成手段を制御する制御手段とを備え、制御手段は、第2のクロック信号と第1のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第2のクロック信号の周波数を下げ、判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第2のクロック信号の周波数を上げるように上記クロック信号生成手段を制御するものである。
例えば、クロック信号生成手段は、セラミック発振子を有し、該発振子とグランド間の容量を変更して第2のクロック信号の周波数を調整するようになされる。
この発明に係るデータ処理方法は、第1のクロック信号に同期して伝送されてきたデータを一時的に格納するデータ格納手段と、該格納手段に格納されているデータ量を判断する判断手段と、第1のクロック信号に同期する第2のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とを備える受信装置のデータ処理方法において、受信する際に、第1のクロック信号に同期してデータを格納手段に書き込み、第2のクロック信号に同期して格納手段に格納されているデータを読み出し、第2のクロック信号と第1のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第2のクロック信号の周波数を下げ、判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第2のクロック信号の周波数を上げるようにすることを特徴とするものである。
この発明に係るプログラムは、格納手段に格納されているデータ量に応じて、受信装置のクロック信号生成手段を制御するプログラムであって、コンピュータを、格納手段に格納されているデータ量を判断する判断手段と、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、第2のクロック信号の周波数を下げ、判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、第2のクロック信号の周波数を上げるようにクロック信号生成手段を制御する制御手段として機能させるためのものである。
この発明においては、受信装置に送信側の第1のクロック信号に同期する第2のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段が設けられる。クロック信号生成手段は、例えばセラミック発振子を有し、該発振子とグランド間の容量を変更して第2のクロック信号の周波数を調整するようになされる。
受信する際に、第1のクロック信号に同期してデータを格納手段に書き込み、第2のクロック信号に同期して格納手段に格納されているデータを読み出し、第2のクロック信号と第1のクロック信号との周波数ずれが発生した場合に、判断手段により格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、制御手段はセラミック発振子とグランド間の容量を大きくして第2のクロック信号の周波数を下げるようにクロック信号生成手段を制御し、また判断手段により格納手段に格納されているデータ量が予め設定された上限値以上になったとき、制御手段はセラミック発振子とグランド間の容量を小さくして第2のクロック信号の周波数を上げるようにクロック信号生成手段を制御する。
これにより、PLL回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることが可能となる。
この発明によれば、受信装置に送信側の第1のクロック信号に同期する第2のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とが設けられ、受信する際に、第1のクロック信号に同期してデータを格納手段に書き込み、第2のクロック信号に同期して格納手段に格納されているデータを読み出し、第2のクロック信号と第1のクロック信号との周波数ずれが発生した場合に、格納手段に格納されているデータ量が予め設定された下限値以下になったとき、第2のクロック信号の周波数を下げ、格納手段に格納されているデータ量が予め設定された上限値以上になったとき、第2のクロック信号の周波数を上げるものであり、PLL回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる。
以下、この発明の実施の形態の受信装置、そのデータ処理方法およびプログラムについて説明する。
図1は、本発明の実施の形態の受信装置100の構成例を示す図である。この受信装置100はコンピュータに接続可能なUSB(Universal Serial Bus)スピーカである。PC(Personal Computer)上のデジタルデータをUSBケーブルを通して、D/Aコンバータ内蔵のスピーカに伝送して再生することが可能である。
図1に示すように、受信装置100は、USBインターフェス(USBI/F)11と、FIFOメモリ12と、D/Aコンバータ(DAC)13と、アンプ(AMP)14と、スピーカ15と、制御部16と、シフトクロック回路20と備えている。
USBインターフェス1は、USBデータ転送規格の機器を接続するものである。通信速度は1.5Mbpsと12Mbpsの2種類がある。ここで、例えば、通信速度12Mbpsのものが用いられる。そのクロック信号の周波数は12MHzである。送信側の機器、例えばPCは、自身のUSBのクロック(12Mbps)に同期してデジタルデータを送信する。
FIFOメモリ12は、送信側(PC)からのデータを一時的に格納する先入れ先出しメモリである。このFIFOメモリ12に制御部16が接続されている。また、このFIFOメモリ12よりシフトクロック回路20を制御するための制御信号CSが出力されるようになされている。
D/Aコンバータ13は、デジタル信号をアナログ信号に変換する回路である。ここで、音声のデジタル信号をスピーカ15を鳴らせるようなアナログ信号に変換するようになされる。また、アンプ14は、D/Aコンバータ13で得られたアナログ信号を増幅して、スピーカ15へ出力するようになされる。
制御部16は、例えばマイコンから構成され、周知のように、CPU、ROM、RAM(図示せず)を備える。CPUは、ROMに格納された制御プログラム情報(シフトクロック回路20を制御する制御プログラムを含む)に従って、RAMをワークエリアとして使用しながら、受信装置100の全体の動作を制御する。
この制御部16は、FIFOメモリ12に格納されているデータ量を判断する判断手段と、シフトクロック回路20を制御する制御手段とを構成し、受信する際に、書き込みクロック信号に同期してデータをFIFOメモリ12に書き込み、読み出しクロック信号に同期してFIFOメモリ12に格納されているデータを読み出し、読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、FIFOメモリ12内のデータ量を検出し、FIFOメモリ12に格納されているデータ量が予め設定された下限値(例えば容量の1/3)以下になったとき、書き込みクロック信号の周波数を下げ、FIFOメモリ12に格納されているデータ量が予め設定された上限値(例えば容量の2/3)以上になったとき、書き込みクロック信号の周波数を上げるようにシフトクロック回路20を制御するようになされる。
シフトクロック回路20は、発振器モジュール20aと、コンデンサC1,C2,Ca,Cbと、トランジスタQa,Qbと、抵抗R1,R2とから構成されている。ここで、発振器モジュール20aは、周知のように、発振回路OSCと、セラミック発振子Dと、コンデンサCx,Cgとから構成されている。このシフトクロック回路20は、所定範囲にクロックを調整できるクロック発生回路である。
シフトクロック回路20は、図1に示すように、発振回路OSCのクロック端子a、bの間にクロック発振用のセラミック発振子Dが接続されると共に、端子a、bと、グランドとの間に、発振用コンデンサCx,Cgがそれぞれ接続されている。また、端子aと、グランドとの間に、コンデンサCaと、トランジスタQaのコレクタ・エミッタ間とが直列接続され、端子bと、グランドとの間に、コンデンサCbと、トランジスタQbのコレクタ・エミッタ間とが直列接続されている。
FIFOメモリ12から出力されるコントロール信号CSによって、トランジスタQa,Qbをオン/オフさせて、セラミック発振子Dとグランド間の容量を変更させることで、読み取りクロック信号の周波数を調整するようになされる。
例えば、コントロール信号CSが「L」のとき、トランジスタQa,Qbがオフとなり、セラミック発振子Dとグランド間の容量はCxとCgの合成容量となる。これにより読み取りクロックの周波数は、コントロール信号CSが「H」のときよりある大きさだけ高い方にシフトされる。また、コントロール信号CSが「H」のとき、トランジスタQa,Qbがオンとなり、コンデンサCa,CbがそれぞれコンデンサCx,Cgに並列接続されるので、セラミック発振子Dとグランド間の容量はCaと、Cbと、Cxと、Cgとの合成容量となる。これにより読み取りクロックの周波数は、コントロール信号CSが「L」のときよりある大きさだけ低い方にシフトされる。
周波数シフトの量は、接続されるCa,Cbの容量によって決められる。例えば、一般的にUSBに対して書き込みクロックは12MHz±0.05%以下のばらつき(ジッター)におされことが規格で決まっており、これに対してシフトクロック回路20では、±0.1%程度まで調整できるようにすれば、十分に送信側のクロックに追従できる。
また、シフトクロック回路20では、抵抗R1とコンデンサC1による時定数と、抵抗R2とコンデンサC2による時定数を変えて、発振回路OSCの発振が停止しないようになされている。
受信装置100において、受信する際に、制御部16によりFIFOメモリ12内のデータ量が容量の1/3以下になったと判断されたとき、FIFOメモリ12から「H」レベルのコントロール信号CSが出力される。この「H」レベルのコントロール信号CSがトランジスタQa,Qbのベースに供給され、トランジスタQa,Qbがオンにされて、セラミック発振子Dとグランド間の容量を大きくなることで、シフトクロック回路20から出力される読み出しクロック信号の周波数を下げるように制御される。これにより、アンダフローによる音切れを防止することができる。
一方、制御部16によりFIFOメモリ12内のデータ量が容量の2/3以下になったと判断されたとき、FIFOメモリ12から「L」のコントロール信号が出力される。この「L」レベルのコントロール信号CSがトランジスタQa,Qbのベースに供給され、トランジスタQa,Qbがオフにされて、セラミック発振子Dとグランド間の容量を小さくなることで、シフトクロック回路20から出力される読み出しクロック信号の周波数を上げるように制御される。これにより、オーバフローによる音切れを防止することができる。
以下、図2を参照して、受信装置100の動作について説明する。図2は、受信装置100の動作例を示すフローチャートである。ここで、受信する際に、受信装置100のクロック信号と送信側のクロック信号との周波数ずれが発生した場合とする。
受信装置100において、送信側から送られてきた所定クロック信号に同期したデータを受信する際に、まず、ステップS21で、制御信号CSの初期値を「H」にする。
次に、ステップS22で、FIFOメモリ12に格納されているデータの量が容量の1/3以下であるか否かを判断する。ここで、容量の1/3という値は予め設定された下限値である。FIFOメモリ12内のデータ量がこの下限値(容量の1/3)以下であると判断された場合には、ステップS23で制御信号CSを「H」にする。即ち、制御信号CSの初期値「H」を維持する。そして、ステップS22に戻り、FIFOメモリ12に格納されているデータの量が容量の1/3以下であるか否かを継続して判断する。
一方、ステップS22でFIFOメモリ12内のデータ量が容量の1/3以下ではないと判断された場合には、ステップS24で、FIFOメモリ12に格納されているデータの量が容量の2/3以上であるか否かを判断する。ここで、容量の2/3という値は予め設定された上限値である。FIFOメモリ12内のデータ量がこの上限値(容量の2/3)以上であると判断された場合には、ステップS25で、制御信号を「L」にする。即ち、シフトクロック回路20から出力される読み出しクロック信号の周波数を上げ、読み取り速度を早くする。
一方、ステップS24でFIFOメモリ12内のデータ量が容量の2/3以上ではないと判断された場合には、ステップS22に戻り、上記動作を繰り返し行う。
これにより、FIFOメモリ12内のデータ量に応じて、D/Aコンバータ(DAC)13にデータを送り出す速度が制御されるため、データ送信側(PC)のクロック信号に同期したデータ処理を行うことができ、その結果、オーバフローおよびアンダフローによるノイズを抑制できる。
このように本実施の形態においては、受信装置100に送信側のクロック信号に同期するデータ読み出し用クロック信号を生成するシフトクロック回路20と、このシフトクロック回路20を制御する制御部16とが設けられ、受信する際に、送信側のクロック信号に同期してデータをFIFOメモリ12に書き込み、同時にシフトクロック回路20で生成した読み出しクロック信号に同期してFIFOメモリ12に格納されているデータを読み出す。読み出しクロック信号と書き込みクロック信号との周波数ずれが発生した場合に、FIFOメモリ12に格納されているデータ量が容量の1/3以下になったとき、読み出しクロック信号の周波数を下げ、FIFOメモリ12に格納されているデータ量が容量の2/3以上になったとき、読み出しクロック信号の周波数を上げるようにシフトクロック回路20が制御される。
これにより、PLL回路なしで、データ送信側のクロック信号に同期したデータ処理を行うことができるため、オーバフローおよびアンダフローによるノイズを抑制できると共に、受信装置の開発時間の短縮、小型化、低消費電力化およびコストダウンを図ることができる。
なお、上述実施の形態においては、トランジスタのオン/オフによりセラミック発振子とグランドとの間のコンデンサの容量変更させる例について説明したが、これに限定されるものではない。
また、上述実施の形態においては、受信装置100としてPLL回路を有しないUSBスピーカについて説明したが、これに限定されるものではない。それ他のフロー制御手法を持たないデータ受信デバイスにもこの発明を適用できる。
以上のように、この発明に係る受信装置、そのデータ処理方法およびプログラムは、フロー制御手法を持たないデバイス間の通信に係わる受信装置のデータ処理に適用して好適なものとなる。
11・・・USBインターフェース、12・・・FIFOメモリ、13・・・D/Aコンバータ、14・・・アンプ、15・・・スピーカ、16・・・制御部、20・・・シフトクロック回路、20a・・・発振回路、100・・・受信装置、D・・・セラミック発振子、Qa,Qb・・・トランジスタ
Claims (4)
- 第1のクロック信号に同期して伝送されてきたデータを受信する受信装置において、
上記データを一時的に格納するデータ格納手段と、
上記格納手段に格納されているデータ量を判断する判断手段と、
上記データを処理する際に用いられる第2のクロック信号を生成すると共に、この第2のクロック信号の周波数をシフトさせて上記第1のクロック信号に同期させるクロック信号生成手段と、
上記判断手段による判断結果に基づいて上記クロック信号生成手段を制御する制御手段とを備え、
上記制御手段は、
上記第2のクロック信号と上記第1のクロック信号との周波数ずれが発生した場合に、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第2のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第2のクロック信号の周波数を上げるように上記クロック信号生成手段を制御する
ことを特徴とする受信装置。 - 上記クロック信号生成手段は、
セラミック発振子を有し、該発振子とグランド間の容量を変更して上記第2のクロック信号の周波数を調整する。
ことを特徴とする請求項1に記載の受信装置。 - 第1のクロック信号に同期して伝送されてきたデータを一時的に格納するデータ格納手段と、該格納手段に格納されているデータ量を判断する判断手段と、上記第1のクロック信号に同期する第2のクロック信号を生成するクロック信号生成手段と、該クロック信号生成手段を制御する制御手段とを備える受信装置のデータ処理方法において、
受信する際に、上記第1のクロック信号に同期して上記データを上記格納手段に書き込み、
上記第2のクロック信号に同期して上記格納手段に格納されているデータを読み出し、
上記第2のクロック信号と上記第1のクロック信号との周波数ずれが発生した場合に、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第2のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第2のクロック信号の周波数を上げる
ことを特徴とするデータ処理方法。 - 格納手段に格納されているデータ量に応じて、受信装置のクロック信号生成手段を制御するプログラムであって、
コンピュータを、上記格納手段に格納されているデータ量を判断する判断手段と、上記判断手段により上記格納手段に格納されているデータ量が予め設定された下限値以下になったと判断されたとき、上記第2のクロック信号の周波数を下げ、上記判断手段により上記格納手段に格納されているデータ量が予め設定された上限値以上になったと判断されたとき、上記第2のクロック信号の周波数を上げるように上記クロック信号生成手段を制御する制御手段として機能させるためのプログラム。
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