JP2005310970A - クロック配線構造およびクロック伝播遅延時間の調整方法 - Google Patents
クロック配線構造およびクロック伝播遅延時間の調整方法 Download PDFInfo
- Publication number
- JP2005310970A JP2005310970A JP2004124413A JP2004124413A JP2005310970A JP 2005310970 A JP2005310970 A JP 2005310970A JP 2004124413 A JP2004124413 A JP 2004124413A JP 2004124413 A JP2004124413 A JP 2004124413A JP 2005310970 A JP2005310970 A JP 2005310970A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- clock
- delay time
- shield
- propagation delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
【課題】
簡易な構成で、クロック配線2におけるクロック信号の適切な伝播遅延時間の調整を可能とする。
【解決手段】
本発明に関するクロック配線構造は、クロック信号を伝播するクロック配線2と、クロック配線2に隣接して設けられたシールド配線3とを有している。このクロック配線2の配線容量がシールド配線3によって変化する。本発明は、シールド配線3の配置される長さに基づいてクロック配線2におけるクロック信号の伝播遅延時間が調整されるクロック配線構造である。
【選択図】図1
簡易な構成で、クロック配線2におけるクロック信号の適切な伝播遅延時間の調整を可能とする。
【解決手段】
本発明に関するクロック配線構造は、クロック信号を伝播するクロック配線2と、クロック配線2に隣接して設けられたシールド配線3とを有している。このクロック配線2の配線容量がシールド配線3によって変化する。本発明は、シールド配線3の配置される長さに基づいてクロック配線2におけるクロック信号の伝播遅延時間が調整されるクロック配線構造である。
【選択図】図1
Description
本発明は半導体集積回路に関わるものであり、特に高密度集積(LSI)回路装置の配線構造に関するものである。
現在、半導体集積回路はクロックに同期した同期式回路が主流になっている。しかし、近年の回路の高集積化高速化に伴い、クロック分配に関して問題点が指摘され、それらを解決するための様々な手法が提案されている。
例えば、同期式回路におけるクロック信号は、その性質上、回路内のすべてのFF(フリップフロップ回路)等に同時に到達することが要求される。現実には、設計、製造、使用に関する様々な要因のために、クロックスキューと呼ばれる到達時刻のバラツキが生じる。クロックスキューは、クロックの高速化の妨げになるだけでなく、回路の誤動作の原因にもなる。クロックの高速化に伴い、クロックスキューの性能に与える影響が相対的に大きくなるため、クロックスキューはできるだけ小さくすることが必要である。
クロックスキューを合わせるため、クロック分配元から供給先までの配線長を合わせたり、遅延素子としてバッファなどを挿入するということが行われている。上述のような遅延素子を挿入する方法では半導体装置内の配線前に、予め遅延時間を計算しておかねばならず、配線長を合わせる方法では冗長なクロック配線により、設計時に予期していない問題が生じる場合があった。
上述のような、配線長を合わせる方法では冗長なクロック配線が発生し、遅延素子を挿入する方法では、きめ細かな調整ができないといった問題点があった。本発明はクロック配線のより適切な伝播遅延時間の調整を目的とするものである。
本発明に関するクロック配線構造は、クロック信号を伝播するクロック配線と、前記クロック配線に隣接して設けられたシールド配線とを有し、前記シールド配線の長さに基づいて前記クロック配線の伝播遅延時間が調整されるクロック配線構造である。このような構成とすることにより、クロック配線のクロック信号の伝播遅延時間を簡単な構成で適切に調整することが可能となる。
また、前記クロック配線と前記シールド配線は実質的に同一幅であることを特徴とし、前記クロック配線および前記シールド配線は自動配線装置により配置されることを特徴とする。この構成により、配線間容量の推定が容易となり、自動配置配線がより容易に行われる。
さらに、前記クロック配線および前記シールド配線の間隔は前記自動配線装置が規定する配線間距離の最短距離とされていることを特徴とする。
一方、本発明に関するクロック伝播遅延時間の調整方法は、クロック入力部から機能ブロックまでのクロック配線を配置する工程と、前記クロック入力部から前記機能ブロックまでのクロック伝播遅延時間を推定する工程と、前記推定したクロック伝播遅延時間に基づいて前記クロック配線に隣接するシールド配線を配置する工程を有している。このような構成により、適切にクロック配線の伝播遅延時間を調整することが可能となる。
さらに、前記シールド配線の長さを変えることにより、前記クロック伝播遅延時間が調整される。このような構成により、クロック伝播遅延時間を容易に予測でき、伝播遅延時間の調整模様意図することが出来る。
さらに、前記シールド配線の長さは前記クロック配線と実質的に同一幅の前記シールド配線が隣接して配置された場合の配線間容量に基づいて決定される。このような構成によりさらに容易にクロックの伝播遅延時間を推定し、適切な調整が可能となる。
本発明により、クロック配線のクロック信号の伝播遅延時間を簡単な構成で適切に調整することが可能となる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明の実施の形態1の半導体集積回路のクロック配線構造を示す図である。図1に示すように、この実施の形態のクロック配線構造ではクロック配線2、シールド配線3を有しており、図1には配線領域上の仮想グリッド線1、クロック信号入力回路4、クロック信号出力回路5も模式的に示されている。
図1において、配線領域上には、配線が配置される基準となる仮想グリッド線1が図面の縦・横方向に格子状に配置されている。この仮想グリッド線1は自動配線装置の自動配置配線プログラムが配線を設計する際の基準として用いられるものであり、クロック信号をはじめとする各種の信号を伝達する配線は基本的にこの仮想グリッド線に基づいて配置される。クロック配線2は半導体集積回路内の各機能ブロックに動作の基準となるクロック信号を分配するための配線である。シールド配線3は半導体集積回路の固定電位に接続される配線であり、この実施の形態ではグランド電位に接続されている。クロック信号入力回路4はクロック配線2にクロック信号を入力する回路であり、例えば外部の発振回路で生成されたクロック信号を入力バッファなどを介してクロック配線2に入力する回路である。出力回路5はクロック配線2を伝播してきたクロック信号を必要に応じて増幅、整形などを行い、次段のクロック配線や機能ブロックなどに出力する回路である。
図1に示されるように、この発明のクロック配線2は仮想グリッド線1に基づく形で配線が配置されている。シールド配線3はクロック配線2に隣接して配置されており、クロック配線2が配置される仮想グリッド線に隣接する仮想グリッド線に基づいて配置されている。つまりクロック配線2とシールド配線3は互いに隣接しあう仮想グリッド線1上に配置されている。
このような構成とすると、クロック配線2と隣接するシールド配線3との間に配線間容量が生じるため、クロック配線2の配線容量が変化してくる。図2はこの配線間容量の様子を模式的に示した図である。図2は隣接しあう配線の少なくとも一方に信号が流れるとその配線間の距離dや配線幅W、配線の高さtなどに応じて容量成分Cが生じることを示している。つまりシールド配線3があることによりクロック配線2の配線容量も変化するのである。クロック配線2の配線容量が変化すると、クロック配線2上のクロック信号の伝搬遅延時間も変化する。したがって、クロック配線2の両側に配置されるシールド配線3の長さによりクロック配線2の配線容量を変化させることが可能となる。
なお、一般的なゲートアレイなどの場合、1つの半導体集積回路上に配置される各配線の配線幅、高さ、隣接する配線との最短距離などは、そのゲートアレイなどの設計ルールに基づいて一様に規定されており、1つの半導体集積回路内で変化することはない。つまりこの実施の形態のクロック配線2およびシールド配線3は同一の配線幅W、高さtを有しており、断面形状は実質的に同一となる。クロック配線2とシールド配線3との距離dは自動配置配線プログラムなどに基づく最短距離となっている。なお、この最短距離は隣接する仮想グリッド1間の距離に基づいている。
図3は、図1に示したクロック配線構造を用いて3段のクロックドライバ6、7a、7b、8a、8b、8c、8dで4個のフリップフロップ9a〜9d(あるいはクロック信号に同期して動作する半導体集積回路内の機能ブロック)にクロック信号をツリー状に分配した時のクロックツリーシンセシス回路(CTS回路)である。図3のクロックドライバは例えばノンインバーティングバッファ、あるいはバッファである。実際のCTS回路は3段構成でなくとも複数段用いることにより種々の構成が可能である。
図3に示す回路ではクロック入力バッファ10を介してクロック信号が入力される。入力されたクロック信号はクロック配線部11でクロックドライバ6に接続され、クロックドライバ6は、クロック配線部12で分岐点13に接続され、分岐点13は、クロック配線部12a、12bによりクロックドライバ7a、7bに接続される。クロックドライバ7a、7bは、クロック配線部14、15で分岐点16、17に接続されている。分岐点16は、クロック配線部14a、14b、クロックドライバ8a、8bに接続される。クロックドライバ8a、8bはクロック配線部14a、15bでフリップフロップ9a、9bに接続されている。分岐点17は、クロック配線部15a、15b、クロックドライバ8c、8dに接続される。クロックドライバ8c、8dはクロック配線部15a、15bでフリップフロップ9c、9dに接続されている。
この実施の形態では、図3に示すクロック配線部12、14、15の少なくとも一部は、図1に示すクロック配線構造により構成される。その様子を模式的に表した例を図4および図5に示す。図4および図5において40はこのCTS回路が搭載される半導体チップを概略的に表したものである。実際の半導体集積回路ではクロック信号が入力されるまでのクロック配線の経路は個々の半導体集積回路に応じて設計される。
図4は図3におけるクロック配線部12a、14aの部分に図1に示すクロック配線構造を適用した例である。この場合、シールド配線3が隣接して配置されたクロック配線部12a、14aの部分においてクロック伝播遅延時間が増加させられる。シールド配線3が隣接して配置されていない他のクロック配線部ではクロック信号の伝播遅延時間は増加させられない。つまり配線の所望の伝播遅延時間に応じて、任意の区間のクロック配線部に隣接してシールド配線を配置してやることにより、半導体集積回路全体としてのクロック信号の同期を取ることが可能である。
図5は図3におけるクロック配線部15bの一部分にシールド配線3を隣接して配置した例を示す図である。図5に示すように、クロック配線2に隣接するシールド配線3はクロックドライバ間のある区間のクロック配線部を完全に覆う必要はなく、目的とする伝播遅延時間に応じて、クロック配線部15aに隣接する部分の長さを変えることが可能である。このような構成とすることで、よりきめ細かいクロック信号の遅延量の調整が可能である。
つぎにこの実施の形態におけるシールド配線3の配置を決定する方法(クロック伝播遅延時間の調整方法)について説明する。この実施の形態においては、まず例えば自動配置配線プログラムなどにより、CTS回路を含む半導体集積回路全体の配置、配線を行う工程が実施される。なおこの初期の配線工程では、図1に示されたようなシールド配線3は配置されておらず、クロック信号を含む各信号線の配線の配置パターンが設計される。つまり遅延時間の調整のためのシールド配線の配置工程はこの工程では行われず後述の工程で行われる。
次の工程ではCTS回路の入力バッファから、各フリップフロップ(あるいはクロックに同期して動作する機能ブロック)のクロック入力部までクロック信号が伝播するのにかかる伝播遅延時間をシミュレーションにより計算し、推定する。
次に、計算された各フリップフロップまでの伝播遅延時間を比較することにより、クロック信号が入力バッファに入力されてから、フリップフロップに到達するまでにもっとも時間のかかっているフリップフロップを特定する。
次に、もっとも遅く(遅延して)クロック信号が到達するフリップフロップよりもクロック信号が早く到達するフリップフロップに接続されるクロック配線部に対して図1に示すようなシールド配線3を隣接して配置する。この際、配置する長さ、場所はクロック信号の伝播遅延時間の差に応じて決定される。例えば図3において、フリップフロップ9aの伝播遅延時間<フリップフロップ9bの伝播遅延時間、となった場合は、クロック配線部14aにシールド配線3を配置することで伝播遅延時間の均一化が可能となる。図3における4個のフリップフロップ9a〜9dへの伝播遅延時間がそれぞれ異なった場合でも、クロック配線部12、14、15の各枝部へのシールド配線3を配置し、配置されるシールド配線3の長さをそれぞれの枝部で異ならせてやることにより、伝播遅延時間を均一化することが可能である。
なお、この実施の形態においては1つの半導体集積回路内で各クロック配線2、シールド配線3および配線間の最短距離がゲートアレイなどのように規格に基づいて、一様に規定されており、クロック配線2とシールド配線3の配線間容量を容易に計算することが可能となる。配線幅が場所によって異なる場合などは、配線幅、高さなどの組み合わせが異なるたびに複雑な組み合わせに基づいて配線間容量の計算が必要となるがこの発明の実施の形態ではその必要性が低くなる。したがって、シールド配線3の長さのみを遅延時間に応じて計算することでクロック信号の伝播遅延時間の調整が可能となる。また、配線の高さが増大すると、配線間容量が大きくなる。このような場合は、長さの調整のみで十分に遅延時間を調整することが可能となり、本発明はさらに有効となる。
つまり、クロック信号の遅延量調整のない状態の伝播遅延時間の差から、ある決められた配線幅などに応じた配線間容量の関係に基づいて、隣接するシールド配線3の長さを求めることでクロック信号の遅延時間を調整し、伝播遅延時間の均一化がはかれる。このことにより遅延時間調整素子などを必要とせず、また遅延時間調整のための計算もより簡潔で複雑な処理を必要としなくなり、適切な遅延時間の調整が可能となる。
以上実施の形態では、クロック信号が供給される回路としてフリップフロップを例として説明したが、クロック信号に同期してある機能を実施する機能ブロックであればどのような回路にでも本発明の適用は可能である。
また、実施の形態ではクロック配線の両側にシールド配線が配置される例を用いて説明したが、場合に応じてはその片側にのみシールド配線が隣接して配置されることも可能である。また実施の形態では配線幅、高さ、隣接する配線間の最短距離が規定されている例としてゲートアレイを例に挙げて説明したが、例えばセミカスタムLSIなどで、自動配置配線などに、このような制限が設けられている場合も本発明は適用可能である。また、クロック信号に限らず、配線幅、高さ、隣接する配線間の最短距離が規定されている場合、信号線に隣接するシールド線を儲け、その配置される長さを可変とすることで適宜信号の遅延量の調整が可能である。
1 仮想グリッド線
2 クロック配線
3 シールド配線
4 クロック信号入力回路
5 クロック信号出力回路
11、12、14、15 クロック配線部
2 クロック配線
3 シールド配線
4 クロック信号入力回路
5 クロック信号出力回路
11、12、14、15 クロック配線部
Claims (7)
- クロック信号を伝播するクロック配線と、
前記クロック配線に隣接して設けられたシールド配線とを有し、
前記シールド配線の長さに基づいて前記クロック配線の伝播遅延時間が調整されることを特徴とするクロック配線構造。 - 前記クロック配線と前記シールド配線は実質的に同一幅であることを特徴とする請求項1に記載のクロック配線構造。
- 前記クロック配線および前記シールド配線は自動配線装置により配置されることを特徴とする請求項1および2に記載のクロック配線構造。
- 前記クロック配線と前記シールド配線との距離は前記自動配線装置が規定する配線間距離の最短距離とされていることを特徴とする請求項3記載のクロック配線構造。
- クロック入力部から機能ブロックまでのクロック配線を配置する工程と、
前記クロック入力部から前記機能ブロックまでのクロック伝播遅延時間を推定する工程と、
前記推定したクロック伝播遅延時間に基づいて前記クロック配線に隣接するシールド配線を配置する工程とを有するクロック伝播遅延時間の調整方法。 - 前記シールド配線の長さを変えることにより、前記クロック伝播遅延時間を調整することを特徴とする請求項5に記載のクロック伝播遅延時間の調整方法。
- 前記シールド配線の長さは前記クロック配線と実質的に同一幅の前記シールド配線が隣接して配置された場合の配線間容量に基づいて決定されることを特徴とする請求項6に記載のクロック伝播遅延時間の調整方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124413A JP2005310970A (ja) | 2004-04-20 | 2004-04-20 | クロック配線構造およびクロック伝播遅延時間の調整方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004124413A JP2005310970A (ja) | 2004-04-20 | 2004-04-20 | クロック配線構造およびクロック伝播遅延時間の調整方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005310970A true JP2005310970A (ja) | 2005-11-04 |
Family
ID=35439400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004124413A Pending JP2005310970A (ja) | 2004-04-20 | 2004-04-20 | クロック配線構造およびクロック伝播遅延時間の調整方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005310970A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
WO2017199790A1 (ja) * | 2016-05-20 | 2017-11-23 | 株式会社ソシオネクスト | 半導体集積回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003158186A (ja) * | 2001-11-20 | 2003-05-30 | Nec Corp | クロック配線構造およびクロック伝搬遅延時間の調整方法 |
JP2003249552A (ja) * | 2002-02-22 | 2003-09-05 | Nec Microsystems Ltd | 半導体集積回路装置のレイアウト方法 |
-
2004
- 2004-04-20 JP JP2004124413A patent/JP2005310970A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003158186A (ja) * | 2001-11-20 | 2003-05-30 | Nec Corp | クロック配線構造およびクロック伝搬遅延時間の調整方法 |
JP2003249552A (ja) * | 2002-02-22 | 2003-09-05 | Nec Microsystems Ltd | 半導体集積回路装置のレイアウト方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
JP4552073B2 (ja) * | 2008-02-21 | 2010-09-29 | 日本電気株式会社 | 半導体集積回路 |
WO2017199790A1 (ja) * | 2016-05-20 | 2017-11-23 | 株式会社ソシオネクスト | 半導体集積回路 |
JPWO2017199790A1 (ja) * | 2016-05-20 | 2019-03-14 | 株式会社ソシオネクスト | 半導体集積回路 |
US10432182B2 (en) | 2016-05-20 | 2019-10-01 | Socionext, Inc. | Semiconductor integrated circuit |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7809971B2 (en) | Clock distribution circuit, semiconductor integrated circuit and method of designing clock distribution circuit | |
US6696863B2 (en) | Clock signal distribution circuit | |
US9898035B2 (en) | Clock synchronization method | |
US20080129362A1 (en) | Semiconductor device and method of designing semiconductor device | |
US7831946B2 (en) | Clock distribution network wiring structure | |
JP4784786B2 (ja) | クロック分配回路及びクロックスキュー調整方法 | |
JP2005310970A (ja) | クロック配線構造およびクロック伝播遅延時間の調整方法 | |
US7181709B2 (en) | Clock delay adjusting method of semiconductor integrated circuit device and semiconductor integrated circuit device formed by the method | |
JP3599017B2 (ja) | クロック伝搬遅延時間の調整方法 | |
JP2014035667A (ja) | Lsi設計方法およびlsi設計装置 | |
JP2005184262A (ja) | 半導体集積回路及びその製造方法 | |
JP2005136286A (ja) | 半導体集積回路の設計方法、及びその装置 | |
JP3869406B2 (ja) | クロック位相差検出回路、クロック分配回路、及び大規模集積回路 | |
JP2009065053A (ja) | 半導体集積回路およびその設計方法 | |
JP4053969B2 (ja) | 半導体集積回路の設計装置および半導体集積回路の設計方法 | |
Sumanth Kumar et al. | Minimal buffer insertion based low power clock tree synthesis for 3D integrated circuits | |
JP2012137986A (ja) | 半導体集積回路のレイアウト設計装置、半導体集積回路のレイアウト設計方法及びプログラム | |
JP2001034647A (ja) | クロック分配回路、クロック分配回路の設計方法及び半導体集積回路 | |
JP3116915B2 (ja) | クロックネットのレイアウト設計変更方式 | |
JP2003078014A (ja) | クロックツリー構造によるクロック分配回路 | |
JP2008198649A (ja) | 半導体装置のレイアウト設計方法 | |
JP2009253756A (ja) | クロック分配回路のレイアウト生成方法、および半導体集積回路装置 | |
JP2001291772A (ja) | 集積回路のための自動レイアウト方法および装置 | |
JP4751581B2 (ja) | 半導体集積回路の設計方法及びプログラム | |
JP2012014585A (ja) | 半導体設計装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070110 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100608 |