JP2005304289A - Dc-dc converter - Google Patents
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Abstract
Description
この発明は、ＤＣ−ＤＣコンバータに係り、特に、分散型直流電源からの電力を中電力容量の電力に変換する分散型電源用の絶縁型ＤＣ−ＤＣコンバータ及びこのＤＣ−ＤＣコンバータを用いた連系インバータに関する。 The present invention relates to a DC-DC converter, and more particularly to an insulated DC-DC converter for a distributed power source that converts power from a distributed DC power source into medium-power capacity power, and a connection using the DC-DC converter. Related to inverters.
分散型直流電源、例えば、家庭用燃料電池、太陽光発電或いは風力発電システムから電力を中電力容量（０．３ＫＷ〜１０ＫＷ）の電力に変換する分散型電源システムは、インバータなどの電力変換装置を備え、この電力変換装置では、入力（１次側）と系統（２次側）との絶縁が望まれている。このような電力変換装置に、高周波絶縁型のコンバータが使用されても、非絶縁型のコンバータに比較して、効率が悪化する問題がある。 A distributed power source that converts power from a distributed DC power source, for example, a household fuel cell, a solar power generation system, or a wind power generation system into a medium power capacity (0.3 kW to 10 kW) power, includes a power conversion device such as an inverter. In this power converter, insulation between the input (primary side) and the system (secondary side) is desired. Even if a high-frequency insulation type converter is used in such a power conversion device, there is a problem that efficiency is deteriorated as compared with a non-insulation type converter.
また、燃料電池などの電源では、定格未満の出力で運転する頻度が必然的に多くなることから、上記のような定格出力時における効率向上はもとより、定格出力の５０％以下の小電力の小出力運転時の効率を向上することが重要な課題となっている。 In addition, since a power source such as a fuel cell inevitably increases the frequency of operation at an output less than the rated value, not only the efficiency is improved at the rated output as described above, but also the small power of 50% or less of the rated output is small. Improving efficiency during output operation is an important issue.
本発明は、上記問題点を解決するためになされてものであり、その目的は、高効率のＤＣ−ＤＣコンバーを提供することにある。 The present invention has been made to solve the above problems, and an object thereof is to provide a highly efficient DC-DC converter.
この発明によれば、
その出力電圧が変動する低電圧直流電源から直流電力が入力され、ゼロ電圧スイッチングによりＤＣ−ＡＣ変換して高周波の電圧を出力する電圧共振回路と、
１次側及び２次側を有し、その１次側に前記電圧共振回路からの出力電圧が入力される絶縁型高周波トランスと、
前記トランスの２次側に接続される電流共振回路と、
前記電流共振回路から出力される出力電流を整流する整流回路と、
前記整流回路からの出力電流を平滑化する平滑回路と、
を具備するＤＣ−ＤＣコンバータが提供される。
According to this invention,
A voltage resonance circuit that receives direct current power from a low voltage direct current power source whose output voltage varies, and outputs a high frequency voltage by DC-AC conversion by zero voltage switching;
An insulated high-frequency transformer having a primary side and a secondary side, into which an output voltage from the voltage resonance circuit is input;
A current resonance circuit connected to the secondary side of the transformer;
A rectifier circuit for rectifying an output current output from the current resonance circuit;
A smoothing circuit for smoothing an output current from the rectifier circuit;
A DC-DC converter is provided.
この発明のＤＣ−ＤＣコンバータによれば、スイッチングロスのない高効率の変換を実現することができる。 According to the DC-DC converter of the present invention, high-efficiency conversion without switching loss can be realized.
以下、必要に応じて図面を参照しながら、この発明の一実施の形態に係るＤＣ−ＤＣコンバータを説明する。 Hereinafter, a DC-DC converter according to an embodiment of the present invention will be described with reference to the drawings as necessary.
以下、図面を参照して、この発明の実施の形態に係るＤＣ−ＤＣコンバータ及びこれを用いた連系インバータについて説明する。 Hereinafter, a DC-DC converter according to an embodiment of the present invention and a connected inverter using the same will be described with reference to the drawings.
図１は、この発明の実施の形態に係るコンバータ部１０（ＤＣ−ＤＣコンバータ）とＤＣ−ＡＣ変換を行うインバータ部２０からなる連系インバータ２が適用される分散型電源システム１の概略構成を示している。
FIG. 1 shows a schematic configuration of a distributed power supply system 1 to which a connected inverter 2 including a converter unit 10 (DC-DC converter) and an
図１に分散型電源システム１おいて、出力に変動を伴う直流電源３、例えば、燃料電池、太陽電池、或いは風力発電からの出力（直流電力）がパワーコンディショナーとしての連系インバータに入力され、連系インバータ内のコンバータ部でＤＣ-ＤＣ変換され、変換されたＤＣ出力がインバータ部２０で交流出力、比較的小出力（例えば、０．３ｋＷ〜数１０ｋＷ程度）に変換されて、負荷に、例えば、家庭内の負荷に商用電圧（系統電圧）として出力される。ここで、商用電圧（系統電圧）は、日本では、１０１Ｖ或いは２０２Ｖ（単相３線接続の場合）に相当し、米国では、１１５Ｖ或いは２３０Ｖに相当している。
In the distributed power supply system 1 in FIG. 1, the output (DC power) from a DC power supply 3 with a fluctuation in output, for example, a fuel cell, a solar cell, or wind power generation, is input to a connected inverter as a power conditioner, DC-DC conversion is performed in the converter unit in the interconnection inverter, and the converted DC output is converted into an AC output and a relatively small output (for example, about 0.3 kW to several tens of kW) by the
尚、燃料電池システムでは、コンバータ部１０に入力電圧として８０Ｖ以下、現状では、２０Ｖ〜６０Ｖの電圧が入力され、無負荷の際にその出力電圧Ｖoutが最も高く、負荷が大きくなるにつれて電圧が２５％〜３０％程度低下する特性を有している。また、太陽電池モジュールを備える太陽光発電システムでは、１枚の太陽電池モジュールで１７−２１Ｖの電圧が出力され、システムとしては、１７０Ｖ〜３５０Ｖが出力される。その出力電圧Voutは、１２０Ｖ〜４５０Ｖの範囲で変動される。更に、風力発電システムでは、５０Ｖ程度の出力電圧Voutが発生されるが、羽根が回転している際には、３０Ｖ〜５０Ｖの範囲で出力が変動される。
In the fuel cell system, an input voltage of 80 V or less, currently 20 V to 60 V, is input to the
図２は、この発明の一実施の形態に係るコンバータ部１０の回路構成を示すブロック図である。
FIG. 2 is a block diagram showing a circuit configuration of
このコンバータ部１０は、高周波絶縁型のＤＣ−ＤＣコンバータであって、高周波トランス１２、図１に示される直流電源３と高周波トランス１２の一次側との間に配置され、高周波の電圧を出力する電圧共振回路１１、高周波トランス１２の二次側に配置された電流共振回路１３及び電流共振回路１３からの出力電流を整流する整流回路１４を備えている。コンバータ部１０は、この整流回路１４からの出力電圧Voutに応じて電圧共振回路１１を制御するスイッチング制御部１７を更に備えている。図２に示されるＤＣ−ＤＣコンバータは、通常の高電圧電源に適用されるＤＣ−ＤＣコンバータとは異なり、電圧共振回路１１が一次側に配置され、電流共振回路１３が高い電圧を出力する二次側に配置されている。後に説明されるようにこのＤＣ−ＤＣコンバータは、出力制御されてそのＤＣ−ＤＣコンバータからは略一定電圧、例えば、目標電圧として４００Ｖが出力される。
The
通常の高電圧電源に適用されるＤＣ−ＤＣコンバータでは、高周波トランス１２の一次側に電流共振回路及び電圧共振回路を配置している。しかし、図２に示されるＤＣ−ＤＣコンバータ部１０では、比較的低電圧な電源３に適用されるため、通常のＤＣ−ＤＣコンバータと同様に高周波トランス１２の一次側に電流共振回路が配置される場合には、出力される電力量が増加されると、必然的に電流が多くなり、電流値が高くなり過ぎてしまう。従って、図２に示すコンバータ１０部では、電圧共振回路１１が高周波トランス１２の一次側に配置され、電流共振回路１３が高電圧が出力される高周波トランス１２の二次側に配置されている。連系インバータが日本で使用される場合を想定すると、ＤＣ−ＤＣコンバータ部１０が通常系統２００Ｖの連系インバータユニットに接続され、高周波トランス１２の二次側からは、３７０Ｖ程度の電圧が出力される。
In a DC-DC converter applied to a normal high-voltage power supply, a current resonance circuit and a voltage resonance circuit are arranged on the primary side of the high-
一次側に配置された電圧共振回路１１は、ＦＥＴ（電界効果トランジスタ）或いはＩＧＢＴ（絶縁ゲート・バイポーラトランジスタ）等のスイッチング素子を備え、スイッチング素子のソース・ドレイン間（ＩＧＢＴの場合にはエミッタ・コレクタ間）にキャパシタが接続され、電圧共振回路１１が電圧共振するように構成される。また、二次側に配置された電流共振回路１３は、直列共振により、電流共振するように構成される。
The voltage resonance circuit 11 disposed on the primary side includes a switching element such as an FET (field effect transistor) or an IGBT (insulated gate / bipolar transistor), and between the source and drain of the switching element (in the case of IGBT, an emitter-collector). A capacitor is connected between the voltage resonance circuit 11 and the voltage resonance circuit 11 is configured to perform voltage resonance. The
上記のようにスイッチング素子を備えた回路構成における回路の動作を以下に簡単に説明する。 The operation of the circuit in the circuit configuration including the switching element as described above will be briefly described below.
電圧共振回路１１では、電源からの出力が減少されると、出力電圧（高周波の電圧）Voutを略一定にすべくスイッチング素子の動作周波数が増加される。この動作周波数の増加に伴い、電流共振回路のインピーダンスが増加される。即ち、電流共振回路では、共振周波数で最も出力が大きくなり、出力が小さくなるにつれて周波数が増加される。 In the voltage resonance circuit 11, when the output from the power source is decreased, the operating frequency of the switching element is increased so as to make the output voltage (high frequency voltage) Vout substantially constant. As the operating frequency increases, the impedance of the current resonance circuit is increased. That is, in the current resonance circuit, the output becomes the largest at the resonance frequency, and the frequency increases as the output becomes smaller.
図３Ａ及び図３Ｂを参照して電圧共振回路におけるスイッチングロスについてより詳細に説明する。図３Ａは、電圧共振回路からの出力が大きい定格出力モードにおける高周波トランスの２次側の電流及び電圧波形を示し、図３Ｂは、電圧共振回路からの出力が小さい小出力モードにおける高周波トランスの２次側の電流及び電圧波形を示している。電源からの出力が十分に大きい定格出力モードでは、スイッチング素子が所定の動作周波数で動作されて図３Ａに示されるように出力電流が正弦波で変化されるに対して、電圧共振回路からの出力が減少されて出力が低下される小出力モードでは、高周波トランスの２次側の電流及び電圧波形を示す図３Ｂに示されるように電流波形は、歪んでいびつになり、周波数が増加される。 The switching loss in the voltage resonance circuit will be described in more detail with reference to FIGS. 3A and 3B. FIG. 3A shows the current and voltage waveform on the secondary side of the high-frequency transformer in the rated output mode where the output from the voltage resonance circuit is large, and FIG. 3B shows 2 of the high-frequency transformer in the small output mode where the output from the voltage resonance circuit is small. The current and voltage waveforms on the secondary side are shown. In the rated output mode in which the output from the power supply is sufficiently large, the switching element is operated at a predetermined operating frequency and the output current is changed in a sine wave as shown in FIG. 3A, whereas the output from the voltage resonance circuit is In the small output mode in which the output is reduced due to decrease, the current waveform becomes distorted and distorted as shown in FIG. 3B showing the current and voltage waveform on the secondary side of the high frequency transformer, and the frequency is increased.
本実施形態に係るＤＣ−ＤＣコンバータでは、電流共振回路１３の動作周波数を変えてＤＣ−ＤＣコンバータのエネルギーの変換を制御することによって、電圧共振回路１１において電圧を位相変調し、共振を維持しながら、高効率で、ゼロ電圧スイッチング（ＺＶＳ）を実現している。このように、この発明の実施形態では、周波数を変化させると、２次側の電流共振回路１３の動作点が移動し、周波数が下がるとパワーが上昇し、周波数を上げるとパワーが下降するという、エネルギーの伝送量が変化する性質を利用している。従って、高効率のＤＣ−ＤＣコンバータを実現することができる。
In the DC-DC converter according to the present embodiment, by changing the operating frequency of the
図２に示される電圧共振回路１１は、
（１）フルブリッジ
（２）ハーフブリッジ
（３）プッシュプル
の３通りの回路構成を採用することができる。これら電圧共振回路の具体的な回路例が図４から図６に示されている。
The voltage resonance circuit 11 shown in FIG.
(1) Full circuit (2) Half bridge (3) Push-pull Three circuit configurations can be adopted. Specific circuit examples of these voltage resonance circuits are shown in FIGS.
また、図２に示す電流共振回路１３は、
（４）フルブリッジ整流回路
（５）倍電圧整流回路
の２通りの回路構成を採用することができる。これら電流共振回路１３の具体的な回路例が図７及び図８に示されている。
Further, the
(4) Full bridge rectifier circuit (5) Two circuit configurations of voltage doubler rectifier circuit can be adopted. Specific circuit examples of the
上述の記述から明らかなように、電圧共振回路１１と電流共振回路１３の組み合わせは、合計６通りであり、図２に示したＤＣ−ＤＣコンバータ回路１０は、この６通りの組み合わせで実現することができる。
As is clear from the above description, there are a total of six combinations of the voltage resonance circuit 11 and the
図４から図６を参照して電圧共振回路１１の回路例を説明する。尚、図４から図６において、蓄電用のキャパシタＣ１は、通常電解コンデンサが使用されるが、各回路において共通であるので、説明を省略する。また、スイッチング素子として、ＦＥＴを用いた場合を説明する。 A circuit example of the voltage resonance circuit 11 will be described with reference to FIGS. 4 to 6, an ordinary electrolytic capacitor is used as the storage capacitor C1, but the description is omitted because it is common in each circuit. A case where an FET is used as the switching element will be described.
図４は、フルブリッジ回路で電圧共振回路１１を構成した第１の回路例を示している。 FIG. 4 shows a first circuit example in which the voltage resonance circuit 11 is configured by a full bridge circuit.
図４に示す電圧共振回路においては、スイッチング素子Ｑ１及びスイッチング素子Ｑ２が直列接続され、スイッチング素子Ｑ３及びスイッチング素子Ｑ４が直列接続されている。スイッチング素子Ｑ１〜Ｑ４には、キャパシタＣ２〜Ｃ５が夫々スイッチング素子のソース・ドレイン間に並列に接続されている。また、スイッチング素子Ｑ１、Ｑ２の直列回路及びスイッチング素子Ｑ３，Ｑ４の直列回路がフルブリッジ回路を構成するように夫々入力側の直流電源に並列接続されている。即ち、スイッチング素子Ｑ１、Ｑ３のドレインが電源のプラス側に接続され、スイッチング素子Ｑ２、Ｑ４のソースが電源のマイナス側に接続されている。 In the voltage resonance circuit shown in FIG. 4, the switching element Q1 and the switching element Q2 are connected in series, and the switching element Q3 and the switching element Q4 are connected in series. In the switching elements Q1 to Q4, capacitors C2 to C5 are connected in parallel between the source and drain of the switching elements, respectively. The series circuit of the switching elements Q1 and Q2 and the series circuit of the switching elements Q3 and Q4 are respectively connected in parallel to the DC power supply on the input side so as to form a full bridge circuit. That is, the drains of the switching elements Q1 and Q3 are connected to the positive side of the power supply, and the sources of the switching elements Q2 and Q4 are connected to the negative side of the power supply.
また、スイッチング素子Ｑ１及びスイッチング素子Ｑ２間の接続部が出力側のトランスＴ１の一端部に接続され、スイッチング素子Ｑ３及びスイッチング素子Ｑ４の接続部がトランスＴ１の他端部に接続されている。 Further, a connection part between the switching element Q1 and the switching element Q2 is connected to one end part of the transformer T1 on the output side, and a connection part between the switching element Q3 and the switching element Q4 is connected to the other end part of the transformer T1.
図４に示すフルブリッジ回路には、スイッチング素子Ｑ１〜Ｑ４を所定のタイミングでオン・オフするためにスイッチング制御部１７が設けられている。このスイッチング制御部１７は、ドライバＤＲ１、ＤＲ２、ＭＣＵ(マイクロコントロールユニット)１８、インターフェースＩＦから構成されている。このスイッチング制御部１７においては、ＤＣ−ＤＣコンバータ回路１０の出力電圧Voutが検出されてこの検出信号がインターフェースＩＦ、例えば、アイソレーションアンプを介してＭＣＵ１８に与えられ、このＭＣＵ１８から周波数制御及び位相制御用の制御信号がドライバＤＲ１、ＤＲ２に出力される。ドライバＤＲ１、ＤＲ２からは、フィードバック信号としてスイッチング素子Ｑ１〜Ｑ４のゲートに制御信号が与えられ、スイッチング素子Ｑ１〜Ｑ４が制御されている。
In the full bridge circuit shown in FIG. 4, a switching
図４に示す電圧共振回路には、スイッチング素子Ｑ１、Ｑ２の直列接続及びスイッチング素子Ｑ３、Ｑ４の直列接続に、更に、キャパシタＣ１０、Ｃ１１の直列接続が並列接続されている。そして、キャパシタＣ１０、Ｃ１１の接続点にチョークコイルＬＣの一端が接続され、チョークコイルＬＣの他端がトランスＴ１の１次側のコイルの中間点に接続されている。なお、この明細書においては、キャパシタＣ１０、Ｃ１１及びチョークコイルＬＣからなる回路を「転流回路」と称する。 In the voltage resonance circuit shown in FIG. 4, a series connection of switching elements Q1 and Q2, a series connection of switching elements Q3 and Q4, and a series connection of capacitors C10 and C11 are further connected in parallel. One end of the choke coil LC is connected to the connection point of the capacitors C10 and C11, and the other end of the choke coil LC is connected to the intermediate point of the primary coil of the transformer T1. In this specification, a circuit including the capacitors C10 and C11 and the choke coil LC is referred to as a “commutation circuit”.
この転流回路は、定格出力の数％から３０％程度の小出力時の効率を向上させるために設けられ、小出力時において、この転流回路によって、電圧共振が維持される。具体的には、定格出力などの比較的高出力時には、共振回路、即ち、例えば、トランジスタＱ１とキャパシタＣ２とで形成される共振回路で共振を行い、低出力時には、このような回路では、共振が維持できないので、チョークコイルＬＣとキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５によって共振を維持している。具体的には、電力が低下するとトランスに流れる電流が減少されるが、この電流がチョークコイルＬＣからの電流で補われることにより、共振が維持される。 This commutation circuit is provided in order to improve the efficiency at the time of small output of several percent to 30% of the rated output, and voltage resonance is maintained by this commutation circuit at the time of small output. Specifically, when a relatively high output such as a rated output is used, resonance is performed by a resonance circuit, that is, a resonance circuit formed by, for example, the transistor Q1 and the capacitor C2. Therefore, resonance is maintained by the choke coil LC and the capacitors C1, C2, C3, C4, and C5. Specifically, when the power is reduced, the current flowing through the transformer is reduced, but this current is supplemented by the current from the choke coil LC, so that resonance is maintained.
従って、上記のように電圧共振回路１１とトランスとの間に転流回路を設けることで、小出力時においても共振を維持することができ、小出力時においても高い変換効率を実現することができる。 Therefore, by providing a commutation circuit between the voltage resonance circuit 11 and the transformer as described above, resonance can be maintained even when the output is small, and high conversion efficiency can be realized even when the output is small. it can.
図４に示される回路の動作については、後に説明する。 The operation of the circuit shown in FIG. 4 will be described later.
図５は、ハーフブリッジ回路で電圧共振回路１１を構成した第２の回路例を示している。図５においては、図４と同一回路部品及び同一部分には、同一符号を付している。 FIG. 5 shows a second circuit example in which the voltage resonance circuit 11 is configured by a half-bridge circuit. In FIG. 5, the same circuit components and the same parts as those in FIG.
図５に示す電圧共振回路おいては、スイッチング素子Ｑ１及びスイッチング素子Ｑ２が直列接続され、スイッチング素子Ｑ１、Ｑ２には、キャパシタＣ２、Ｃ３がそれぞれスイッチング素子のソース・ドレイン間に並列に接続されている。また、スイッチング素子Ｑ１、Ｑ２の直列回路には、直列接続されたキャパシタＣ６，Ｃ７が並列接続されてハーフブリッジ回路を構成している。 In the voltage resonance circuit shown in FIG. 5, a switching element Q1 and a switching element Q2 are connected in series, and capacitors C2 and C3 are connected in parallel between the source and drain of the switching element, respectively. Yes. In addition, in the series circuit of the switching elements Q1 and Q2, capacitors C6 and C7 connected in series are connected in parallel to form a half bridge circuit.
そして、スイッチング素子Ｑ１及びスイッチング素子Ｑ２の接続部がトランスＴ１の一端部に接続され、キャパシタＣ６及びキャパシタＣ７の接続部がトランスＴ１の他端部に接続されている。 A connection portion between the switching elements Q1 and Q2 is connected to one end portion of the transformer T1, and a connection portion between the capacitors C6 and C7 is connected to the other end portion of the transformer T1.
図５に示すハーフブリッジ回路には、スイッチング素子Ｑ１、Ｑ２を所定のタイミングでオン・オフするために、ドライバＤＲ１が設けられている。ＤＣ−ＤＣコンバータ回路１０の出力電圧Voutが検出されてこの信号がインターフェースＩＦを介してＭＣＵ１８に与えられ、このＭＣＵ１８から周波数制御用の制御信号がドライバＤＲ１に出力される。ドライバＤＲ１からは、フィードバック信号としてスイッチング素子Ｑ１、Ｑ２のゲートに制御信号が与えられ、スイッチング素子Ｑ１、Ｑ２が制御されている。
The half-bridge circuit shown in FIG. 5 is provided with a driver DR1 for turning on / off the switching elements Q1, Q2 at a predetermined timing. The output voltage Vout of the DC-
図６は、プッシュプル型で電圧共振回路１１を構成した第３の回路例を示している。図６は、プッシュプル型の電圧共振回路を示している。図６においては、図４と同一回路部品及び同一部分には、同一符号を付している。 FIG. 6 shows a third circuit example in which the voltage resonance circuit 11 is configured as a push-pull type. FIG. 6 shows a push-pull type voltage resonance circuit. In FIG. 6, the same reference numerals are given to the same circuit components and the same parts as those in FIG.
図６において、スイッチング素子Ｑ１のドレインがトランスＴ１の一端部に接続され、スイッチング素子Ｑ２のドレインがトランスＴ１の他端部に接続され、スイッチング素子Ｑ１、Ｑ２のソースは、直流電源のマイナス側に接続されている。また、直流電源のプラス側は、トランスＴ１の一端部と他端部の中間部に接続されている。 In FIG. 6, the drain of the switching element Q1 is connected to one end of the transformer T1, the drain of the switching element Q2 is connected to the other end of the transformer T1, and the sources of the switching elements Q1 and Q2 are connected to the negative side of the DC power supply. It is connected. Further, the positive side of the DC power supply is connected to an intermediate portion between one end and the other end of the transformer T1.
図６に示すプッシュプル型で電圧共振回路１１には、スイッチング素子Ｑ１、Ｑ２を所定のタイミングでオン・オフするために、ドライバＤＲ１が設けられている。ＤＣ−ＤＣコンバータ回路１０の出力電圧Voutが検出されてこの信号がインターフェースＩＦを介してＭＣＵ１８に与えられ、このＭＣＵ１８から周波数制御用の制御信号がドライバＤＲ１に出力される。ドライバＤＲ１からは、フィードバック信号としてスイッチング素子Ｑ１、Ｑ２のゲートに制御信号が与えられ、スイッチング素子Ｑ１、Ｑ２が制御されている。
The push-pull type voltage resonance circuit 11 shown in FIG. 6 is provided with a driver DR1 in order to turn on and off the switching elements Q1 and Q2 at a predetermined timing. The output voltage Vout of the DC-
次に、図７及び図８を参照して電流共振回路１３の具体的な回路例を示す。
Next, a specific circuit example of the
図７は、フルブリッジ整流回路１４及び電流共振回路１３を組み合わせた第４の回路例を示している。
FIG. 7 shows a fourth circuit example in which the full
電流共振回路１３は、インダクタＬ及びキャパシタＣ８を直列接続して構成されている。この電流共振回路１３では、トランスＴ１の一端部にインダクタＬが接続され、キャパシタＣ８が出力側のブリッジ整流回路１４に接続されている。ブリッジ整流回路１４では、キャパシタＣ８の出力側は、直列接続されたダイオードＤ１及びダイオードＤ２の接続部に接続され、トランスＴ１の他端は、ダイオードＤ３とダイオードＤ４の接続部に接続されている。また、ダイオードＤ１、Ｄ２が直列接続され、ダイオードＤ３、Ｄ４が直列接続され、ダイオードＤ１、Ｄ２の直列接続とＤ３、Ｄ４の直列接続とが並列接続されてブリッジ回路を構成している。ブリッジ回路の出力側には、平滑用のキャパシタＣ９がブリッジ回路に並列に接続されている。平滑用のキャパシタＣ９としては、通常電解コンデンサが使用される。この平滑用のキャパシタＣ９には、インターフェースＩＦが接続され、出力電圧信号VoutがこのインターフェースＩＦに出力される。
The
図８は、昇圧ブリッジ回路１４及び電流共振回路１３を組み合わせた第５の回路例を示している。図８においては、図７と同一回路部品及び同一部分には、同一符号を付している。
FIG. 8 shows a fifth circuit example in which the step-up
電流共振回路１３は、図７に示す回路と同様にインダクタＬとキャパシタＣ８とが直列接続され、トランスＴ１の一端部にインダクタＬが接続され、キャパシタＣ８が出力側に接続されている。昇圧ブリッジ回路１４では、ダイオードＤ１及びダイオードＤ２が直列接続され、キャパシタＣ８の出力側が直列接続されたダイオードＤ１、Ｄ２の接続部に接続されている。また、トランスＴ１の他端は、ダイオードＤ２のアノード側に接続され、キャパシタＣ９の一端に接続されている。また、ダイオードＤ２のアノード側がキャパシタＣ９の一端に接続され、ダイオードＤ１のカソード側はキャパシタＣ９の他端に接続されてダイオードＤ１、Ｄ２の直列回路に平滑用のキャパシタＣ９が並列に接続されている。この平滑用のキャパシタＣ９には、スイッチング制御部１７のインターフェースＩＦが接続され、出力電圧信号VoutがこのインターフェースＩＦに出力される。
In the
図９及び図１０を参照して定格出力モード、小出力モード及び無負荷モードにおけるＤＣ−ＤＣコンバータの動作について説明する。図９は、図４に示すフルブリッジ電圧共振回路１１に図７に示されるフルブリッジ整流回路１４を組み合わせたＤＣ−ＤＣコンバータの回路構成を示している。図９においては、図４及び図７に示されると同一部分には同じ符号を付してその説明は省略する。また、図１０は、スイッチング制御部１７のＭＣＵ１８の機能を説明する為の機能ブロックを示している。
The operation of the DC-DC converter in the rated output mode, the small output mode, and the no-load mode will be described with reference to FIGS. FIG. 9 shows a circuit configuration of a DC-DC converter in which the full
図１０に示されるように、ＭＣＵ１８において、整流回路１４からの出力電圧信号Voutが目標電圧Vrefと比較される。整流回路１４に負荷が接続されていない場合には、無負荷モードでＤＣ−ＤＣコンバータが動作される。また、整流回路１４に負荷が接続され、目標電圧Vrefに相当する定格の電圧の範囲内に入る出力電圧が検出される場合には、定格出力モードでＤＣ−ＤＣコンバータ１１が動作される。更に、整流回路１４に負荷が接続されているが、目標電圧Vrefに相当する定格電圧よりも若干低い出力電圧信号Voutが検出される場合には、小出力モードでＤＣ−ＤＣコンバータが動作される。
As shown in FIG. 10, in the
無負荷モードでは、設定された目標電圧Vrefと出力電圧信号Voutとが比較器３４で比較される。無負荷モードでは、出力電圧信号Voutが目標電圧Vrefに比べて十分に大きい或いは略等しいことから、図９に示す電圧共振回路の共振周波数ｆ０よりも大きな周波数faが周波数テーブル３０から選定され、また、第１及び第３のＦＥＴＱ１，Ｑ３が同位相で、また、第２及び第４のＦＥＴＱ２，Ｑ４が同位相で動作される位相が位相テーブル３２から選定される。パルスジェネレータ３５は、この選定された位相及び周波数で第１〜第４のゲートパルスを対応するＦＥＴＱ１〜Ｑ４に与えることとなる。この無負荷モードでは、基本的には、高周波トランスＴ１の一次側が交互に直流電圧源のプラス側及びマイナス側に交互に接続されるようにＤＣ−ＤＣコンバータが動作される。
In the no-load mode, the set target voltage Vref and the output voltage signal Vout are compared by the
定格モードでは、比較器３４で比較される出力電圧信号Voutが目標電圧Vrefに対して低いことから、図９に示す電圧共振回路の共振周波数ｆ０に略等しい周波数f０が周波数テーブル３０から選定され、また、第１及び第４のＦＥＴＱ１，Ｑ４が同位相で、また、第２及び第３のＦＥＴＱ２，Ｑ３が同位相で動作される位相が位相テーブル３２から選定される。ここで、第１及び第３のＦＥＴＱ１，Ｑ３に関しては、１８０度の位相差が与えられ、また、第２及び第４のＦＥＴＱ２，Ｑ４に関しても１８０度の位相差が与えられるタイミングが位相テーブル３２から選定される。パルスジェネレータ３５は、この選定された位相及び周波数で第１〜第４のゲートパルスを対応するＦＥＴＱ１〜Ｑ４に与えることとなる。この定格モードでは、基本的には、高周波トランスＴ１の一次側両端が直流電圧源のプラス側及びマイナス側に周期的に切り替えられて接続されるようにＤＣ−ＤＣコンバータが動作される。
In the rated mode, since the output voltage signal Vout compared by the
小出力モードでは、比較器３４で比較される目標電圧Vrefに比べて出力電圧信号Voutが高いことから、図９に示す電圧共振回路の共振周波数ｆ０よりも大きな周波数fｂが周波数テーブル３０で選定され、第１及び第３のＦＥＴＱ１，Ｑ４が出力に応じて定められた０〜１８０度間の位相差を有し、また、第２及び第４のＦＥＴＱ２，Ｑ４がある位相が位相テーブル３２から選定される。パルスジェネレータ３５は、この選定された位相及び周波数で第１〜第４のゲートパルスを対応するＦＥＴＱ１〜Ｑ４に与えることとなる。この小出力モードでは、基本的には、高周波トランスＴ１の一次側両端が直流電圧源のプラス側及びマイナス側に周期的に切り替えられて接続されるとともにその間において転流回路からエネルギー供給を受けてＤＣ−ＤＣコンバータが動作される。
In the small output mode, since the output voltage signal Vout is higher than the target voltage Vref compared by the
尚、ＤＣ−ＤＣコンバータの出力を抑制するには、周波数テーブル３０から選定される周波数が高く選定され、電流共振回路のインピーダンスを共振点からずらすことによって達成される。従って、目標電圧とともに周波数テーブルで選定される周波数をＭＣＵ１８の外部から選定するようにしても良い。
In order to suppress the output of the DC-DC converter, the frequency selected from the frequency table 30 is selected to be high, and the impedance of the current resonance circuit is shifted from the resonance point. Therefore, the frequency selected in the frequency table together with the target voltage may be selected from outside the
始めに、図１１（Ａ）〜図１１（Ｈ）を参照して直流電源３が定格で出力電圧（目標電圧Vout）を発生する定格出力モードでのＤＣ−ＤＣコンバータの動作について説明する。 First, the operation of the DC-DC converter in the rated output mode in which the DC power supply 3 is rated and generates an output voltage (target voltage Vout) will be described with reference to FIGS. 11 (A) to 11 (H).
図９に示すＤＣ−ＤＣコンバータが図示せぬスイッチを介して直流電源３に接続されると、キャパシタＣ１の充電が開始される。同様に、キャパシタＣ１に対して並列に接続されているキャパシタＣ２，Ｃ３の直列回路及びキャパシタＣ４，Ｃ５の直列回路の充電も開始される。 When the DC-DC converter shown in FIG. 9 is connected to the DC power source 3 via a switch (not shown), charging of the capacitor C1 is started. Similarly, charging of the series circuit of capacitors C2 and C3 and the series circuit of capacitors C4 and C5 connected in parallel to the capacitor C1 is also started.
ある時点ｔ１で制御パルス信号がドライバ回路ＤＲ１、ＤＲ２に与えられてドライバ回路ＤＲ１、ＤＲ２が動作される。この時点ｔ１において、制御パルス信号に同期して図１１（Ｅ）に示す第１及び第４のゲート信号が高レベルから低レベルに切り替えられる。従って、図１１（Ａ）に示すように、第１及び第４のゲートパルスが与えられていたＦＥＴＱ１，Ｑ４は、オフに維持される。 At a certain time t1, a control pulse signal is given to the driver circuits DR1 and DR2, and the driver circuits DR1 and DR2 are operated. At this time t1, the first and fourth gate signals shown in FIG. 11E are switched from the high level to the low level in synchronization with the control pulse signal. Therefore, as shown in FIG. 11A, the FETs Q1 and Q4 to which the first and fourth gate pulses have been applied are kept off.
時点ｔ１後、トランスの励磁電流によって、ＦＥＴＱ２，Ｑ３のソース・ドレイン間の電圧が図１１（Ｂ）に示すように低下し始め、図１１（Ａ）に示すように、ＦＥＴＱ１，Ｑ４のソース・ドレイン間の電圧が上昇し始める。また、図１１（Ｃ）に示すように、高周波トランスＴ１の一次側電圧も上昇を開始する。 After time t1, the voltage between the source and drain of the FETs Q2 and Q3 starts to decrease as shown in FIG. 11B due to the exciting current of the transformer, and as shown in FIG. The voltage across the drain begins to rise. Further, as shown in FIG. 11C, the primary side voltage of the high-frequency transformer T1 also starts to rise.
時点ｔ１から所定時間Δｔだけ経過した時点ｔ２に達すると、ＦＥＴＱ２，Ｑ３のゲートに図１１（Ｄ）に示される第２及び第３のゲート信号が与えられ、そのソース・ドレイン間が図１１（Ｂ）に示されるように導通され、ＦＥＴＱ２，Ｑ３のソース・ドレイン間電圧がゼロに低下され、ＦＥＴＱ２，Ｑ３は、オン状態に維持される。また、オフに維持されるＦＥＴＱ１，Ｑ４のソース・ドレイン間電圧は、図１１（Ａ）に示すように入力電圧に達する。従って、図１１（Ｃ）に示すように高周波トランスＴ１の一次側電圧もある所定の電圧に達し、ＦＥＴＱ２，Ｑ３に電流が供給され、そのドレイン電流が図１１（Ｆ）に示すように増加される。この電流が励磁電流として高周波トランスＴ１の一次側に供給され、その結果、その二次側に誘起電圧が発生される。 When reaching a time point t2 after a predetermined time Δt has elapsed from the time point t1, the second and third gate signals shown in FIG. 11D are given to the gates of the FETs Q2 and Q3, and the source and drain are connected between FIG. As shown in B), the source-drain voltage of the FETs Q2 and Q3 is reduced to zero, and the FETs Q2 and Q3 are maintained in the on state. Further, the source-drain voltages of the FETs Q1 and Q4 that are kept off reach the input voltage as shown in FIG. Therefore, as shown in FIG. 11C, the primary side voltage of the high-frequency transformer T1 also reaches a predetermined voltage, current is supplied to the FETs Q2 and Q3, and the drain current is increased as shown in FIG. 11F. The This current is supplied as an exciting current to the primary side of the high-frequency transformer T1, and as a result, an induced voltage is generated on the secondary side.
尚、高周波トランスＴ１の２次側に接続される電流共振回路のインピーダンスは、ＦＥＴＱ２，Ｑ３がオンした直後は高いことから、ＦＥＴＱ２，Ｑ３のドレイン電流はゼロから緩やかに増加される。また、時点ｔ２〜時点ｔ３には、この高周波トランスＴ１の２次側に接続される電流共振回路の共振周波数に応じて半波の正弦波となるドレイン電流が生ずることとなる。 Since the impedance of the current resonance circuit connected to the secondary side of the high frequency transformer T1 is high immediately after the FETs Q2 and Q3 are turned on, the drain currents of the FETs Q2 and Q3 are gradually increased from zero. Further, at time t2 to time t3, a drain current having a half-wave sine wave is generated according to the resonance frequency of the current resonance circuit connected to the secondary side of the high-frequency transformer T1.
時点ｔ３において、ＦＥＴＱ２，Ｑ３に与えられていた第２及び第３のゲート信号がオフされると、ＦＥＴＱ２，Ｑ３がオフされ、ドレイン電流が図１１（Ｆ）に示すようにゼロとなる。従って、高周波トランスＴ１の２次側へのエネルギーの供給が停止される。また、図１１（Ｂ）に示すようにオフされたＦＥＴＱ２，Ｑ３のソース・ドレイン間電圧が次第に上昇され、図１１（Ａ）に示すようにオフされているＦＥＴＱ２,Ｑ４のソース・ドレイン間電圧が次第に上昇される。ＦＥＴＱ２,Ｑ３のソース・ドレイン間電圧の上昇に伴ってこのＦＥＴＱ１,Ｑ４のソース・ドレイン間の電圧が低下する。従って、高周波トランスＴ１の一次側電圧も次第に低下される。 At time t3, when the second and third gate signals applied to the FETs Q2 and Q3 are turned off, the FETs Q2 and Q3 are turned off, and the drain current becomes zero as shown in FIG. Accordingly, the supply of energy to the secondary side of the high-frequency transformer T1 is stopped. Further, the source-drain voltage of the FETs Q2 and Q3 turned off as shown in FIG. 11B is gradually increased, and the source-drain voltage of the FETs Q2 and Q4 turned off as shown in FIG. 11A. Is gradually raised. As the voltage between the source and drain of the FETs Q2 and Q3 increases, the voltage between the source and drain of the FETs Q1 and Q4 decreases. Accordingly, the primary voltage of the high-frequency transformer T1 is also gradually reduced.
時点ｔ３から所定時間Δｔだけ経過した時点ｔ４に達すると、ＦＥＴＱ２、Ｑ３のゲートに図１１（Ｅ）に示される第１及び第４のゲート信号が与えられ、そのソース・ドレイン間が図１１（Ａ）に示されるように導通され、ＦＥＴＱ１、Ｑ４のソース・ドレイン間電圧がゼロに低下される。時点ｔ４から時点ｔ５までは、ＦＥＴＱ１、Ｑ４はオン状態に維持される。また、オフに維持されるＦＥＴＱ２、Ｑ４のソース・ドレイン間電圧は、図１１（Ｂ）に示すように入力電圧に達する。従って、図１１（Ｃ）に示すように高周波トランスＴ１の一次側電圧もマイナス側のある所定の電圧に達し、キャパシタＣ１、Ｃ２，Ｃ３から導通したＦＥＴＱ２、Ｑ３に電流が供給され、そのドレイン電流が図１１（Ｇ）に示すように増加される。この電流が励磁電流として高周波トランスＴ１の一次側に供給され、その結果、その二次側に誘起電圧が発生される。 When reaching a time point t4 after a predetermined time Δt has elapsed from the time point t3, the first and fourth gate signals shown in FIG. 11E are given to the gates of the FETs Q2 and Q3, and the source and drain are connected between the source and drain in FIG. Conduction is performed as shown in A), and the source-drain voltages of the FETs Q1 and Q4 are reduced to zero. From time t4 to time t5, the FETs Q1 and Q4 are maintained in the on state. Further, the source-drain voltages of the FETs Q2 and Q4 that are kept off reach the input voltage as shown in FIG. Accordingly, as shown in FIG. 11C, the primary voltage of the high-frequency transformer T1 also reaches a predetermined voltage on the negative side, and current is supplied from the capacitors C1, C2, and C3 to the FETs Q2 and Q3 that are conducted, and the drain current thereof Is increased as shown in FIG. This current is supplied as an exciting current to the primary side of the high-frequency transformer T1, and as a result, an induced voltage is generated on the secondary side.
ここで、時点ｔ３〜ｔ４においては、ＦＥＴＱ１,Ｑ４に並列に接続されているキャパシタＣ２，Ｃ５は、緩やかに放電され、従って、ＦＥＴＱ１,Ｑ４のソース・ドレイン間電圧も緩やかに降下される。その後時点ｔ４でＦＥＴＱ１,Ｑ４がオンされるが、スイッチングした瞬間におけるＦＥＴＱ１,Ｑ４のソース・ドレイン間電圧の変化がきわめて少なく、実質的なゼロ電圧共振スイッチング（ＺＶＳ）が実現される。 Here, from time t3 to time t4, the capacitors C2 and C5 connected in parallel to the FETs Q1 and Q4 are slowly discharged, and therefore the source-drain voltages of the FETs Q1 and Q4 are also gradually lowered. Thereafter, the FETs Q1 and Q4 are turned on at time t4, but the change in the voltage between the source and drain of the FETs Q1 and Q4 at the moment of switching is extremely small, and a substantial zero voltage resonance switching (ZVS) is realized.
時点ｔ５からは、再び時点ｔ１〜ｔ４におけると同様の動作が繰り返されて高周波トランスＴ１の二次側に誘起電圧が発生される。ここで、時点ｔ５，ｔ６，ｔ７，ｔ８は、夫々時点ｔ１，ｔ２，ｔ３，ｔ４に相当し、対応する時点の説明を参照されたい。 From time t5, the same operation as at times t1 to t4 is repeated again to generate an induced voltage on the secondary side of the high-frequency transformer T1. Here, time points t5, t6, t7, and t8 correspond to time points t1, t2, t3, and t4, respectively, and refer to the description of the corresponding time points.
ここで、時点ｔ５〜ｔ６においても、ＦＥＴＱ１,Ｑ４に並列に接続されているキャパシタＣ２，Ｃ５は、同様に緩やかに充電され、従って、ＦＥＴＱ１,Ｑ４のソース・ドレイン間電圧も緩やかに上昇される。その後時点ｔ６でＦＥＴＱ２,Ｑ３がオンされるが、スイッチングした瞬間におけるＦＥＴＱ２,Ｑ３のソース・ドレイン間電圧の変化がきわめて少なく、実質的なゼロ電圧共振スイッチング（ＺＶＳ）が実現される。 Here, from time t5 to t6, the capacitors C2 and C5 connected in parallel to the FETs Q1 and Q4 are similarly slowly charged, and accordingly, the source-drain voltages of the FETs Q1 and Q4 are also gradually increased. . Thereafter, the FETs Q2 and Q3 are turned on at the time point t6, but the change in the voltage between the source and drain of the FETs Q2 and Q3 at the moment of switching is extremely small, and a substantial zero voltage resonance switching (ZVS) is realized.
上述したように電圧共振回路が動作されることによって高周波トランスＴ１の２次側には、図１２（Ａ）及び１１（Ｂ）に示すような電圧波形及び電流波形が出力される。即ち、図１１（Ｃ）に示される高周波トランスＴ１の１次側の電圧波形に対応して図１２（Ａ）に示すように台形波の電圧が高周波トランスＴ１の２次側に現れ、また、図１１（Ｈ）に示される高周波トランスＴ１の１次側の電流波形に対応して図１２（Ｂ）に示すように台形波の電圧が高周波トランスＴ１の２次側に現れる。 As described above, by operating the voltage resonance circuit, a voltage waveform and a current waveform as shown in FIGS. 12A and 11B are output to the secondary side of the high-frequency transformer T1. That is, a trapezoidal wave voltage appears on the secondary side of the high-frequency transformer T1, as shown in FIG. 12A, corresponding to the voltage waveform on the primary side of the high-frequency transformer T1 shown in FIG. Corresponding to the current waveform on the primary side of the high-frequency transformer T1 shown in FIG. 11 (H), a trapezoidal voltage appears on the secondary side of the high-frequency transformer T1 as shown in FIG. 12 (B).
尚、上述したＤＣ−ＤＣコンバータにおいては、ＦＥＴＱ１,Ｑ４のゲートに印加される第１及び第４のゲート信号が同位相で発生され、また、ＦＥＴＱ２,Ｑ３のゲートに印加される第２及び第３のゲート信号が同位相で発生されることから、チョークコイルＬＣ及びキャパシタＣ１０，Ｃ１１で構成される転流回路には、電流が供給されず、実質的に作動されないこととなる。 In the DC-DC converter described above, the first and fourth gate signals applied to the gates of the FETs Q1 and Q4 are generated in the same phase, and the second and second gate signals applied to the gates of the FETs Q2 and Q3. Since the three gate signals are generated in the same phase, no current is supplied to the commutation circuit including the choke coil LC and the capacitors C10 and C11, and the circuit is not substantially activated.
図５に示すハーフブリッジ電圧共振回路１１及び図６に示すプッシュプル型で電圧共振回路１１についての動作は、図４のフルブリッジ電圧共振回路１１の説明を参照すれば当業者であれば、容易に理解することができることからその説明は省略する。 The operation of the half-bridge voltage resonance circuit 11 shown in FIG. 5 and the push-pull type voltage resonance circuit 11 shown in FIG. 6 can be easily performed by those skilled in the art with reference to the description of the full-bridge voltage resonance circuit 11 shown in FIG. Therefore, the description thereof is omitted.
上述したＤＣ−ＤＣコンバータの動作説明では、対象とする電源３が定格で電圧を出力しているものとして説明している。しかし、通常の電源、例えば燃料電池では、定格出力未満、いわゆる小出力（定格の３０％程度）で運転される場合が多い。この場合には、共振が維持できなくなる（即ち、ソフトスイッチングが不完全になる）ことにより、効率が極端に低下することになる。従って、小出力モード、特に、定格出力の５０％以下の小出力運転時における効率を上げる必要がある。そこで、小出力モード時にも効率を維持できるように制御信号が調整される。即ち、小出力モードにおいては、二次側電圧が定格以上の電圧（目標電圧以上、例えば、４００Ｖ以下）に達する場合には、ＭＣＵ１８は、ドライバに小出力モード時における制御信号を与え、ドライバから下記のように定格モード時に比べて高い周波数の第１〜第４のゲート信号を発生させる。また、ＭＣＵ１８は、下記に説明するように第１及び第４のゲート信号に位相差を与え、また、第２及び第３のゲート信号に位相差を与えるようにドライバ回路ＤＲ１、ＤＲ２を動作させる。
In the above description of the operation of the DC-DC converter, it is assumed that the target power supply 3 is outputting a voltage with a rating. However, an ordinary power source, for example, a fuel cell, is often operated at a so-called small output (about 30% of the rating) below the rated output. In this case, the resonance cannot be maintained (that is, the soft switching becomes incomplete), and the efficiency is extremely lowered. Therefore, it is necessary to increase the efficiency in the small output mode, particularly in the small output operation of 50% or less of the rated output. Therefore, the control signal is adjusted so that the efficiency can be maintained even in the small output mode. That is, in the small output mode, when the secondary side voltage reaches a voltage higher than the rated voltage (above the target voltage, for example, 400 V or less), the
電源３が小出力モード（定格の３０％程度）となった場合において、図４で説明したフルブリッジの回路で構成される図９に示すＤＣ−ＤＣコンバータがその出力を維持するための動作を図１３（Ａ）〜図１３（Ｍ）を参照して説明する。図９に示されるようにチョークコイルＬＣに流れる電流ＩＬ１が＋電流である場合には、キャパシタＣ７からトランスＴ１の中間タップに電流が流れ、ＩＬ１が−電流である場合には、キャパシタＣ７にトランスＴ１の中間タップから電流が流れるとしている。また、高周波トランスＴ１の一次側に流れる電流ＩＴ１は、トランジスタＱ１、Ｑ２の接続点に高周波トランスＴ１の一次側から流れる向きをプラスとし、トランジスタＱ１、Ｑ２の接続点から高周波トランスＴ１の一次側から流れる向きをマイナスとしている。同様に高周波トランスＴ１の一次側に流れる電流ＩＴ２は、トランジスタＱ３、Ｑ４の接続点に高周波トランスＴ１の一次側から流れる向きをプラスとし、トランジスタＱ１、Ｑ２の接続点から高周波トランスＴ１の一次側から流れる向きをマイナスとしている。 When the power supply 3 is in the small output mode (about 30% of the rating), the DC-DC converter shown in FIG. 9 constituted by the full-bridge circuit described in FIG. 4 performs an operation for maintaining the output. This will be described with reference to FIGS. As shown in FIG. 9, when the current IL1 flowing through the choke coil LC is a positive current, a current flows from the capacitor C7 to the intermediate tap of the transformer T1, and when IL1 is a negative current, the transformer C7 receives a transformer. It is assumed that current flows from the intermediate tap of T1. The current IT1 flowing to the primary side of the high-frequency transformer T1 has a positive direction flowing from the primary side of the high-frequency transformer T1 to the connection point of the transistors Q1 and Q2, and from the connection point of the transistors Q1 and Q2 to the primary side of the high-frequency transformer T1. The flow direction is negative. Similarly, the current IT2 flowing to the primary side of the high-frequency transformer T1 has a positive direction flowing from the primary side of the high-frequency transformer T1 to the connection point of the transistors Q3 and Q4, and from the primary side of the high-frequency transformer T1 from the connection point of the transistors Q1 and Q2. The flow direction is negative.
図９に示すＤＣ−ＤＣコンバータが図示せぬスイッチを介して直流電源３に接続されると、キャパシタＣ１の充電が開始される。同様に、キャパシタＣ１に対して並列に接続されているキャパシタＣ２，Ｃ３の直列回路、キャパシタＣ４，Ｃ５の直列回路及びキャパシタＣ６，Ｃ７の直列回路の充電も開始される。 When the DC-DC converter shown in FIG. 9 is connected to the DC power source 3 via a switch (not shown), charging of the capacitor C1 is started. Similarly, charging of the series circuit of capacitors C2 and C3 connected in parallel to the capacitor C1, the series circuit of capacitors C4 and C5, and the series circuit of capacitors C6 and C7 is also started.
時点ｔ１１前において、制御パルス信号がドライバ回路ＤＲ１、ＤＲ２に与えられてこのドライバＦＥＴＤＲ１、ＤＲ２が動作され、トランジスタＱ２、Ｑ４がオンされている状態にある場合には、図１３（Ｅ）に示されるように高周波トランスＴ１の一次側がマイナス側に接続されて接地電位となる。従って、キャパシタＣ７が充電状態にあれば、このキャパシタＣ７から電流ＩＬ１が図１３（Ｊ)に示すようにチョークコイルＬＣを介して高周波トランスＴ１の一次側に流れ始めることとなる。この電流ＩＬ１は、高周波トランスＴ１の一次側で分岐されて高周波トランスの一次側にＦＥＴＱ２、Ｑ４を介して直流電源のマイナス側に流れることとなる。その結果、図１３（Ｋ）及び（Ｌ）に示すように電流ＩＴ１，ＩＴ２が高周波トランスの一次側に電流が流れることとなる。ここで、高周波トランスＴ１の一次側が接地電位のままであることから、高周波トランスＴ１の２次側の電流共振回路１３からは、電流Ｉｒが出力されない。
When the control pulse signal is supplied to the driver circuits DR1 and DR2 and the driver FETs DR1 and DR2 are operated and the transistors Q2 and Q4 are turned on before time t11, the state shown in FIG. As described above, the primary side of the high-frequency transformer T1 is connected to the minus side and becomes the ground potential. Therefore, if the capacitor C7 is in a charged state, the current IL1 starts to flow from the capacitor C7 to the primary side of the high-frequency transformer T1 through the choke coil LC as shown in FIG. This current IL1 is branched on the primary side of the high-frequency transformer T1, and flows to the negative side of the DC power supply via the FETs Q2 and Q4 to the primary side of the high-frequency transformer. As a result, as shown in FIGS. 13K and 13L, currents IT1 and IT2 flow through the primary side of the high-frequency transformer. Here, since the primary side of the high frequency transformer T1 remains at the ground potential, the current Ir is not output from the
ある時点ｔ１１でドライバ回路ＤＲ１からの第２のゲート信号が図１３（Ｈ）に示すように高レベルから低レベルに切り替えられ、オン状態にあったＦＥＴＱ２がオフされる。また、時点ｔ１１からΔｔｋ経過した時点ｔ１２で第１のゲート信号が図１３（Ｉ）に示すように低レベルから高レベルに切り替えられる。従って、図１３（Ｂ）に示すように、オフ状態になったＦＥＴＱ２のソース・ドレイン間電圧が上昇される。 At a certain time t11, the second gate signal from the driver circuit DR1 is switched from the high level to the low level as shown in FIG. 13 (H), and the FET Q2 in the on state is turned off. Further, at time t12 when Δtk has elapsed from time t11, the first gate signal is switched from the low level to the high level as shown in FIG. Therefore, as shown in FIG. 13B, the source-drain voltage of the FET Q2 in the off state is increased.
時点ｔ１１においては、図１３（Ｆ）に示すように第３のゲート信号が低レベルに維持される。従って、図１３（Ｃ）に示すように、第３のゲートパルスが与えられているＦＥＴＱ３は、オフ状態に維持される。また、時点ｔ１１においても、図１３（Ｇ）に示すように第４のゲート信号が高レベルに維持されている。従って、図１３（Ｄ）に示すように、第４のゲートパルスが与えられているＦＥＴＱ４のみがオン状態に維持される。 At time t11, as shown in FIG. 13F, the third gate signal is maintained at a low level. Therefore, as shown in FIG. 13C, the FET Q3 to which the third gate pulse is applied is maintained in the off state. Also at time t11, as shown in FIG. 13G, the fourth gate signal is maintained at a high level. Therefore, as shown in FIG. 13D, only the FET Q4 to which the fourth gate pulse is applied is maintained in the on state.
時点ｔ１１後、ＦＥＴＱ２に与えられたゲートの遮断る電圧によってＦＥＴＱ２のソース・ドレイン間がオフ状態となる。従って、ＦＥＴＱ１のソース・ドレイン間の電圧が図１３（Ａ）に示すように低下し始め、図１３（Ｂ）に示すように、オフに切り替えられたＦＥＴＱ２のソース・ドレイン間の電圧が上昇し始める。また、時点ｔ１１以後においても、トランジスタＱ３、Ｑ４は、夫々オフ及びオンに維持されていることから、トランジスタＱ３、Ｑ４のドレイン・ソース間電圧は、高レベル及び低レベルに維持されることとなる。ＦＥＴＱ２がオフされることに伴い、図１３（Ｅ）に示すようにトランスＬＣの一次側電位が次第にマイナス側から上昇し、図１３（Ｋ）及び１２（Ｌ）に示すように高周波トランスＴ１の一次側の電流ＩＴ１がピークに達し、電流ＩＴ２が増加し始める。また、図１３（Ｊ）に示すようにキャパシタＣ７からチョークコイルＬＣ１１を介してチョーク電流ＩＬ１が供給され続ける。 After the time t11, the source-drain region of the FET Q2 is turned off by the gate cutoff voltage applied to the FET Q2. Accordingly, the voltage between the source and drain of the FET Q1 starts to decrease as shown in FIG. 13A, and the voltage between the source and drain of the FET Q2 switched to OFF increases as shown in FIG. 13B. start. Since the transistors Q3 and Q4 are kept off and on after time t11, the drain-source voltages of the transistors Q3 and Q4 are kept at a high level and a low level. . As the FET Q2 is turned off, the primary side potential of the transformer LC gradually rises from the minus side as shown in FIG. 13 (E), and the high-frequency transformer T1 of the high frequency transformer T1 is shown in FIGS. 13 (K) and 12 (L). The primary current IT1 reaches a peak and the current IT2 begins to increase. Further, as shown in FIG. 13J, the choke current IL1 is continuously supplied from the capacitor C7 via the choke coil LC11.
時点ｔ１２に達すると、ＦＥＴＱ１のゲートに図１３（Ｉ）に示される第１のゲート信号が与えられ、そのソース・ドレイン間が図１３（Ａ）に示されるように導通され、ＦＥＴＱ１のソース・ドレイン間電圧がゼロに低下されてＦＥＴＱ１は、オン状態に維持される。また、オフに維持されるＦＥＴＱ２のソース・ドレイン間電圧は、図１３（Ｂ）に示すように入力電圧に達する。従って、オン状態にあるＦＥＴＱ１、Ｑ４の直列回路を介して図１３（Ｅ）に示すように高周波トランスＴ１の一次側電圧もある所定の電圧に達し、高周波トランスＴ１の一次側の電流ＩＴ１が次第に減少され、電流ＩＴ２が増加される。時点ｔ１２以降においも、図１３（Ｊ）に示すようにキャパシタＣ１１からチョークコイルＬＣを介して電流が供給され続けられる。従って、高周波トランスＴ１の２次側の電流共振回路１３からは、図１３（Ｍ）に示されるように電流Ｉｒが出力され始める。
When the time point t12 is reached, the first gate signal shown in FIG. 13 (I) is applied to the gate of the FET Q1, and the source and drain are made conductive as shown in FIG. 13 (A). The drain-to-drain voltage is reduced to zero, and the FET Q1 is kept on. Further, the source-drain voltage of the FET Q2 which is kept off reaches the input voltage as shown in FIG. Accordingly, the primary side voltage of the high frequency transformer T1 also reaches a predetermined voltage via the series circuit of the FETs Q1 and Q4 in the on state as shown in FIG. 13E, and the current IT1 on the primary side of the high frequency transformer T1 gradually increases. Decrease and increase current IT2. Even after time t12, current continues to be supplied from the capacitor C11 through the choke coil LC as shown in FIG. Therefore, the current Ir starts to be output from the
時点ｔ１３において、図１３（Ｇ）に示すように第４のゲート信号がＦＥＴＱ４をオフすると、高周波トランスT1の１次側の電圧が降下を開始し、また、キャパシタＣ７からのチョークコイルＬＣを介する電流の供給が低下し、この低下に伴って高周波トランスＴ１の一次側の電流ＩＴ１が実質的に停止し、また、電流ＩＴ２がピークから低下し始める。従って、高周波トランスＴ１の２次側の電流共振回路１３からは、図１３（Ｍ）に示されるようにマイナス側のピークに達した電流Ｉｒが減少し始める。
At time t13, as shown in FIG. 13G, when the fourth gate signal turns off the FET Q4, the voltage on the primary side of the high-frequency transformer T1 starts to drop, and also passes through the choke coil LC from the capacitor C7. The current supply decreases, and with this decrease, the current IT1 on the primary side of the high-frequency transformer T1 substantially stops, and the current IT2 starts to decrease from the peak. Therefore, from the secondary
時点ｔ１３から所定時間Δｔだけ経過した時点ｔ１４においては、ＦＥＴＱ３のソース・ドレイン電圧が略ゼロとなると略同時に図１３（F）に示すように第３のゲート信号がＦＥＴＱ３を導通させる。ＦＥＴＱ１，Ｑ３がオンされ、ＦＥＴＱ２,Ｑ４がオフされていることから、図１３（Ｅ）に示すように高周波トランスＴ１の一次側は、プラス側電圧に維持され、図１３（Ｊ）に示すようにキャパシタＣ７を充電する方向に電流がチョークコイルＬＣを流れるようにチョークコイルＬＣを流れる電流の方向が変化される。従って、高周波トランスＴ１の一次側は、図１３（Ｅ）に示すように接地電圧となり、電流共振回路１３からは、図１３（Ｍ）に示されるように電流Ｉｒの供給が停止される。また、図１３（Ｋ）及び図１３（Ｌ）に示すように、高周波トランスＴ１の一次側に流れる電流ＩＴ１もマイナス方向に増加され、電流ＩＴ２も減少される。
At time t14 when a predetermined time Δt has elapsed from time t13, when the source / drain voltage of the FET Q3 becomes substantially zero, the third gate signal causes the FET Q3 to conduct as shown in FIG. 13 (F). Since the FETs Q1 and Q3 are turned on and the FETs Q2 and Q4 are turned off, the primary side of the high-frequency transformer T1 is maintained at the plus side voltage as shown in FIG. 13E, and as shown in FIG. The direction of the current flowing through the choke coil LC is changed so that the current flows through the choke coil LC in the direction of charging the capacitor C7. Therefore, the primary side of the high-frequency transformer T1 becomes the ground voltage as shown in FIG. 13E, and the current Ir is stopped from the
時点ｔ１５において、第１のゲートパルスによってＦＥＴＱ１がオフされると、ＦＥＴＱ１のドレイン・ソース間電圧が上昇され、ＦＥＴＱ２のドレイン・ソース間電圧が低下される。ここで、ＦＥＴＱ３がオン状態にあることから、図１３（Ｅ）に示すように高周波トランスＴ１の一次側の電圧が低下し始める。 At time t15, when the FET Q1 is turned off by the first gate pulse, the drain-source voltage of the FET Q1 is increased, and the drain-source voltage of the FET Q2 is decreased. Here, since the FET Q3 is in the ON state, the voltage on the primary side of the high-frequency transformer T1 starts to decrease as shown in FIG.
時点ｔ１６において、第２のゲートパルスによってＦＥＴＱ２がオンされると、そのソース・ドレイン間が図１３（Ｂ）に示されるように導通され、ＦＥＴＱ２のソース・ドレイン間電圧がゼロに低下されてＦＥＴＱ２は、オン状態に維持される。また、オフに維持されるＦＥＴＱ１のソース・ドレイン間電圧は、図１３（Ａ）に示すように入力電圧に達すまで上昇される。従って、オン状態にあるＦＥＴＱ２、Ｑ３の直列回路を介して図１３（Ｅ）に示すように高周波トランスＴ１の一次側電圧もマイナス側のある所定の電圧に達し、高周波トランスＴ１の一次側のマイナス電流ＩＴ１が次第に減少され、電流ＩＴ２もマイナス側により増加される。時点ｔ１６以降においも、図１３（Ｊ）に示すようにキャパシタＣ７にチョークコイルＬＣを介して電流が供給され続けられてキャパシタＣ７が充電される。従って、高周波トランスＴ１の２次側の電流共振回路１３からは、図１３（Ｍ）に示されるようにプラスの電流Ｉｒが出力され始める。
At time t16, when the FET Q2 is turned on by the second gate pulse, the source-drain is made conductive as shown in FIG. 13B, the source-drain voltage of the FET Q2 is lowered to zero, and the FET Q2 Is kept on. Further, the source-drain voltage of the FET Q1 maintained off is increased until it reaches the input voltage as shown in FIG. Therefore, as shown in FIG. 13E, the primary voltage of the high-frequency transformer T1 also reaches a predetermined negative voltage through the series circuit of the FETs Q2 and Q3 in the on state, and the negative voltage on the primary side of the high-frequency transformer T1. The current IT1 is gradually decreased, and the current IT2 is also increased on the negative side. Even after time t16, as shown in FIG. 13J, the current is continuously supplied to the capacitor C7 via the choke coil LC, and the capacitor C7 is charged. Therefore, a positive current Ir starts to be output from the
時点ｔ１７において、図１３（Ｇ）に示すように第３のゲート信号がＦＥＴＱ３をオフすると、高周波トランスT1の１次側の電圧が上昇を開始し、また、キャパシタＣ７を充電する為のチョークコイルＬＣを介する電流ＩＬ１の供給が低下し、この低下に伴って高周波トランスＴ１の一次側の電流ＩＴ１が実質的に停止し、また、マイナス電流ＩＴ２がピークから減少し始める。従って、高周波トランスＴ１の２次側の電流共振回路１３からは、図１３（Ｍ）に示されるようにプラス側のピークに達した電流Ｉｒが減少し始める。
At time t17, as shown in FIG. 13G, when the third gate signal turns off the FET Q3, the primary voltage of the high-frequency transformer T1 starts to rise, and the choke coil for charging the capacitor C7. The supply of the current IL1 through the LC decreases, and the current IT1 on the primary side of the high-frequency transformer T1 substantially stops along with the decrease, and the negative current IT2 starts to decrease from the peak. Therefore, from the secondary side
時点ｔ１７から所定時間Δｔだけ経過した時点ｔ１８においては、ＦＥＴＱ４のソース・ドレイン電圧が略ゼロとなると略同時に図１３（Ｇ）に示すように第４のゲート信号がＦＥＴＱ４を導通させる。ＦＥＴＱ２，Ｑ４がオンされ、ＦＥＴＱ１,Ｑ３がオフされていることから、図１３（Ｅ）に示すように高周波トランスＴ１の一次側は、ゼロ電圧に維持され、図１３（Ｊ）に示すようにキャパシタＣ７からチョークコイルＬＣへの電流が開始される。従って、高周波トランスＴ１の一次側は、図１３（Ｅ）に示すように接地電圧となり、電流共振回路１３からは、図１３（Ｍ）に示されるように電流Ｉｒの供給が停止される。また、図１３（Ｋ）及び図１３（Ｌ）に示すように、高周波トランスＴ１の一次側に流れる電流ＩＴ１もプラス側に増加され、電流ＩＴ２もプラス側に増加される。
At time t18 after a predetermined time Δt has elapsed from time t17, when the source-drain voltage of the FET Q4 becomes substantially zero, the fourth gate signal causes the FET Q4 to conduct as shown in FIG. 13G. Since the FETs Q2 and Q4 are turned on and the FETs Q1 and Q3 are turned off, the primary side of the high frequency transformer T1 is maintained at zero voltage as shown in FIG. 13 (E), as shown in FIG. 13 (J). Current from the capacitor C7 to the choke coil LC is started. Therefore, the primary side of the high-frequency transformer T1 becomes the ground voltage as shown in FIG. 13E, and the current Ir is stopped from the
時点ｔ１９に達すると、時点ｔ１１〜時点ｔ１８を参照して説明した動作が再び繰り返され、電流共振回路１３からは、図１３（Ｍ）に示されるように電流Ｉｒが供給される。
When reaching the time point t19, the operation described with reference to the time points t11 to t18 is repeated again, and the current Ir is supplied from the
図５に示すハーフブリッジ電圧共振回路１１及び図６に示すプッシュプル型で電圧共振回路１１についての動作は、図４のフルブリッジ電圧共振回路１１の説明を参照すれば当業者であれば、容易に理解することができることからその説明は省略する。 The operation of the half-bridge voltage resonance circuit 11 shown in FIG. 5 and the push-pull type voltage resonance circuit 11 shown in FIG. 6 can be easily performed by those skilled in the art with reference to the description of the full-bridge voltage resonance circuit 11 shown in FIG. Therefore, the description thereof is omitted.
図１４（Ａ）〜１３（Ｍ）は、整流回路１４に負荷が接続されていない場合における図９に示される各部の波形を示している。整流回路１４に負荷が接続されていない場合にあっても電圧共振回路１１では、電圧共振が維持されるが、電流共振回路１４に高周波トランスＴ１から電流が供給されないことから、電流共振回路１４は、動作されないこととなる。
14 (A) to 13 (M) show the waveforms of the respective parts shown in FIG. 9 when no load is connected to the
無負荷時には、図１４（Ｆ）〜１３（Ｉ）に示されるように第２及び第４のゲート信号が同位相で発生され、また、第１及び第３のゲート信号が同位相で発生され、図１４（Ａ）〜１３（Ｄ）に示されるようにＦＥＴＱ２，Ｑ４及びトランジスタＱ１，Ｑ３が同期してオン・オフされる。以下に無負荷時における図９に示す回路の動作を説明する。 When no load is applied, the second and fourth gate signals are generated in the same phase as shown in FIGS. 14F to 13I, and the first and third gate signals are generated in the same phase. 14A to 13D, the FETs Q2 and Q4 and the transistors Q1 and Q3 are turned on / off in synchronization. The operation of the circuit shown in FIG. 9 at no load will be described below.
時点ｔ１１において、制御パルス信号に同期して図１４（Ｇ）及び図１４（Ｈ）に示すように第２及び第４のゲート信号が高レベルから低レベルに切り替えられる。従って、図１４（Ａ）に示すように、第２及び第４のゲートパルスが与えられていたＦＥＴＱ２，Ｑ４は、オフに維持される。また、時点ｔ１２では、第１及び第３のゲート信号が図１４（Ｆ）及び図１４（Ｉ）に示すように発生される。 At time t11, in synchronization with the control pulse signal, the second and fourth gate signals are switched from the high level to the low level as shown in FIGS. 14 (G) and 14 (H). Therefore, as shown in FIG. 14A, the FETs Q2 and Q4 to which the second and fourth gate pulses have been applied are kept off. At time t12, the first and third gate signals are generated as shown in FIGS. 14 (F) and 14 (I).
時点ｔ１１前においては、ＦＥＴＱ２，Ｑ４がオンに維持され、ＦＥＴＱ１，Ｑ３がオフに維持されていることから、高周波トランスＴ１の一次側は、導通したＦＥＴＱ２、Ｑ４によって直流電源のマイナス側に接続され、同電位に維持されることから、その一次側には、電位差が生ぜず、一次側電圧は、ゼロに維持される。従って、高周波トランスＴ１の２次側からは、図１４（Ｍ）に示すように電流Ｉｒ１が出力されず、ゼロに維持されることとなる。また、図１４（Ｊ）に示すように充電されているキャパシタＣ１１からチョークコイルＬ１を介して高周波トランスＴ１の中間タップに電流ＩＬ１が供給され、図１４（Ｋ）及び１３（Ｌ）に示すようにその一次側からＦＥＴＱ２，Ｑ４に電流ＩＴ１，ＩＴ２が供給される。 Before time t11, the FETs Q2 and Q4 are kept on and the FETs Q1 and Q3 are kept off. Therefore, the primary side of the high-frequency transformer T1 is connected to the negative side of the DC power supply by the conductive FETs Q2 and Q4. Since the same potential is maintained, no potential difference occurs on the primary side, and the primary side voltage is maintained at zero. Accordingly, the current Ir1 is not output from the secondary side of the high-frequency transformer T1, as shown in FIG. 14 (M), and is maintained at zero. Further, as shown in FIG. 14 (J), the current IL1 is supplied from the charged capacitor C11 to the intermediate tap of the high-frequency transformer T1 through the choke coil L1, as shown in FIGS. 14 (K) and 13 (L). Currents IT1 and IT2 are supplied to the FETs Q2 and Q4 from the primary side.
時点ｔ１１においては、ＦＥＴＱ２，Ｑ４がオフされるにともなって図１４（Ｊ）に示すように電流ＩＬ１の増加が止まり、また、図１４（Ｋ）及び１３（Ｌ）に示すように高周波トランスＴ１の一次側からＦＥＴＱ２，Ｑ４に流れていた電流ＩＴ１，ＩＴ２の増加が停止される。この時点ｔ１１においても、高周波トランスＴ１の一次側は、同電位に維持されることから、その一次側には、電位差が生ぜず、一次側電圧は、ゼロに維持され、高周波トランスＴ１の２次側からは、図１４（Ｍ）に示すように電流Ｉｒ１が出力されず、ゼロに維持される。 At time t11, as the FETs Q2 and Q4 are turned off, the increase in the current IL1 stops as shown in FIG. 14 (J), and the high-frequency transformer T1 as shown in FIGS. 14 (K) and 13 (L). Of the currents IT1 and IT2 flowing from the primary side to the FETs Q2 and Q4 is stopped. Even at this time t11, since the primary side of the high-frequency transformer T1 is maintained at the same potential, no potential difference is generated on the primary side, the primary-side voltage is maintained at zero, and the secondary side of the high-frequency transformer T1 is maintained. From the side, the current Ir1 is not output as shown in FIG.
時点ｔ１１後、チョークコイルＬ１の電流によりキャパシタＣ２，Ｃ４及びＣ３，Ｃ５が夫々充電される。従って、ＦＥＴＱ１，Ｑ３のソース・ドレイン間の電圧が図１４（Ａ）及び図１４（Ｃ）に示すように低下し始め、図１４（Ｂ）及び図１４（Ｄ）に示すように、ＦＥＴＱ２，Ｑ４のソース・ドレイン間の電圧が上昇し始める。 After time t11, the capacitors C2, C4 and C3, C5 are charged by the current of the choke coil L1, respectively. Therefore, the voltage between the source and drain of the FETs Q1 and Q3 starts to decrease as shown in FIGS. 14A and 14C, and as shown in FIGS. 14B and 14D, the FETs Q2 and Q3 are reduced. The voltage between the source and drain of Q4 starts to rise.
時点ｔ１１から所定時間Δｔだけ経過した時点ｔ１２に達すると、ＦＥＴＱ１、Ｑ３のゲートに図１４（Ｆ）及び１３（Ｉ）に示されるように高レベルの第１及び第３のゲート信号が与えられ、そのソース・ドレイン間が図１４（Ａ）及び１３（Ｃ）に示されるように導通され、ＦＥＴＱ１、Ｑ３のソース・ドレイン間電圧がゼロに低下され、ＦＥＴＱ１、Ｑ３は、オン状態に維持される。また、オフに維持されるＦＥＴＱ２、Ｑ４のソース・ドレイン間電圧は、図１４（Ｂ）及び図１４（Ｄ）に示すように入力電圧に達する。高周波トランスＴ１の一次側は、導通したＦＥＴＱ１、Ｑ３によって同電位に維持されることから、その一次側には、電位差が生ぜず、一次側電圧は、ゼロに維持される。従って、高周波トランスＴ１の２次側からは、図１４（Ｍ）に示すように電流Ｉｒ１が出力されず、ゼロに維持される
時点ｔ１２〜時点ｔ１５においては、図１４（Ｊ）に示すように電流ＩＬ１が次第に減少し、電源のプラス側からの電流によってキャパシタＣ１１が充電され始める。即ち、電流ＩＬ１がプラスからマイナスに変化してキャパシタＣ１１を充電し始める。電流ＩＬ１の変化に伴い、図１４（Ｋ）及び１３（Ｌ）に示すように電流ＩＴ１，ＩＴ２もプラスからマイナスに緩やかに変化される。
When reaching a time point t12 after a predetermined time Δt has elapsed from the time point t11, high-level first and third gate signals are given to the gates of the FETs Q1 and Q3 as shown in FIGS. 14 (F) and 13 (I). As shown in FIGS. 14 (A) and 13 (C), the source-drain voltage is made conductive, the source-drain voltage of the FETs Q1, Q3 is reduced to zero, and the FETs Q1, Q3 are kept on. The Further, the source-drain voltages of the FETs Q2 and Q4 that are kept off reach the input voltage as shown in FIGS. 14B and 14D. Since the primary side of the high-frequency transformer T1 is maintained at the same potential by the conducting FETs Q1 and Q3, no potential difference is generated on the primary side, and the primary side voltage is maintained at zero. Accordingly, the current Ir1 is not output from the secondary side of the high-frequency transformer T1 as shown in FIG. 14 (M) and is maintained at zero. From time t12 to time t15, as shown in FIG. 14 (J). The current IL1 gradually decreases, and the capacitor C11 starts to be charged by the current from the positive side of the power supply. That is, the current IL1 changes from positive to negative and starts to charge the capacitor C11. As the current IL1 changes, the currents IT1 and IT2 change gradually from positive to negative as shown in FIGS. 14 (K) and 13 (L).
時点ｔ１５において、ＦＥＴＱ１,Ｑ３に与えられていた第１及び第３のゲート信号がオフされると、ＦＥＴＱ１,Ｑ３がオフされ、ＦＥＴＱ１,Ｑ３のソース、ドレイン間電圧が緩やかに上昇される。 At time t15, when the first and third gate signals applied to the FETs Q1 and Q3 are turned off, the FETs Q1 and Q3 are turned off, and the source-drain voltages of the FETs Q1 and Q3 are gradually increased.
また、時点ｔ１５から所定時間Δｔだけ経過した時点ｔ１６において、ＦＥＴＱ２、Ｑ４のゲートに図１４（Ｇ）及び図１４（Ｈ）に示される第２及び第４のゲート信号が与えられて図１４（Ｂ）及び図１４（Ｄ）に示されるようにＦＥＴＱ２、Ｑ４が導通され、ＦＥＴＱ２、Ｑ４のソース・ドレイン間電圧がゼロに低下される。高周波トランスＴ１の一次側は、ＦＥＴＱ２、Ｑ４を介して電源のマイナス側に接続され、その両端が同電位に維持されることから、その一次側には、電位差が生ぜず、一次側電圧は、ゼロに維持され、高周波トランスＴ１の２次側からは、同様に図１４（Ｍ）に示すように電流Ｉｒ１が出力されず、ゼロに維持される。 Further, at time t16 when a predetermined time Δt has elapsed from time t15, the second and fourth gate signals shown in FIGS. 14G and 14H are given to the gates of the FETs Q2 and Q4, and FIG. B) and the FETs Q2 and Q4 are turned on as shown in FIG. 14D, and the source-drain voltages of the FETs Q2 and Q4 are reduced to zero. The primary side of the high-frequency transformer T1 is connected to the negative side of the power supply via the FETs Q2 and Q4, and both ends thereof are maintained at the same potential. Therefore, no potential difference is generated on the primary side, and the primary side voltage is Similarly, the current Ir1 is not output from the secondary side of the high-frequency transformer T1, as shown in FIG. 14 (M), and is maintained at zero.
その後、時点ｔ１１に相当する時点１８において、ＦＥＴＱ２、Ｑ４がオフされ、ＦＥＴＱ１、Ｑ３がオンされて時点ｔ１１から時点ｔ１８が繰り返される。
Thereafter, at
以上のように，定格出力時はもちろんのこと、小出力時においても高い変換効率を有するＤＣ−ＤＣコンバータを提供できる。 As described above, it is possible to provide a DC-DC converter having high conversion efficiency not only at the rated output but also at the small output.
上述したＤＣ−ＤＣコンバータにおいては、下記の実施態様が好ましい。なお、下記の実施態様は、独立に適用してもよいし、適宜組み合わせて適用してもよい。 In the above-described DC-DC converter, the following embodiments are preferable. Note that the following embodiments may be applied independently or in appropriate combinations.
（１） 前記電圧共振回路は、ブリッジ型又はプッシュプル型のいずれかであること。 (1) The voltage resonance circuit is either a bridge type or a push-pull type.
（２） （１）において、前記ブリッジ型の電圧共振回路は、並列接続されたスイッチング素子とキャパシタがブリッジを構成するように接続されていること。 (2) In (1), the bridge type voltage resonance circuit is connected so that a switching element and a capacitor connected in parallel constitute a bridge.
（３） （２）において、前記ブリッジ型の電圧共振回路は、第１から第４のスイッチング素子と、前記第１から第４のスイッチング素子にそれぞれ並列に接続された第１から第４のキャパシタとを備え、直列接続された前記第１と第２のスイッチング素子と直列接続された前記第３と第４のスイッチング素子とが並列接続されてブリッジを構成すること。 (3) In (2), the bridge-type voltage resonance circuit includes first to fourth switching elements and first to fourth capacitors connected in parallel to the first to fourth switching elements, respectively. The third and fourth switching elements connected in series with the first and second switching elements connected in series are connected in parallel to form a bridge.
尚、（２）及び（３）において、スイッチング素子に並列に接続されるキャパシタは、スイッチング素子の内部容量によって代用することもできる。 In (2) and (3), the capacitor connected in parallel to the switching element can be substituted by the internal capacitance of the switching element.
（４） 前記電流共振回路は、直列接続されたコイルとキャパシタを備え、前記コイルが前記トランスの第１端に接続され、前記キャパシタが整流回路に接続されていること。 (4) The current resonance circuit includes a coil and a capacitor connected in series, the coil is connected to a first end of the transformer, and the capacitor is connected to a rectifier circuit.
（５） 前記整流回路は、フルブリッジ整流回路または倍電圧整流回路であること。 (5) The rectifier circuit is a full-bridge rectifier circuit or a voltage doubler rectifier circuit.
（６） 低電力入力時における共振を維持するための転流回路を前記電圧共振回路と前記トランスとの間に設けたこと。 (6) A commutation circuit for maintaining resonance at the time of low power input is provided between the voltage resonance circuit and the transformer.
（７） 前記転流回路は、前記ブリッジ回路に並列に接続され、直列接続された２つのキャパシタと、前記キャパシタの接続点と前記トランスの１次側まき線とに接続されたコイルとを含むこと。 (7) The commutation circuit includes two capacitors connected in parallel to the bridge circuit and connected in series, and a coil connected to a connection point of the capacitor and a primary winding of the transformer. about.
この発明は、上記各実施の形態に限ることなく、その他、実施段階ではその要旨を逸脱しない範囲で種々の変形を実施し得ることが可能である。さらに、上記各実施形態には、種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組合せにより種々の発明が抽出され得る。 The present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention at the stage of implementation. Further, the above embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements.
また、例えば各実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。 In addition, for example, even if some structural requirements are deleted from all the structural requirements shown in each embodiment, the problem described in the column of the problem to be solved by the invention can be solved, and the effect described in the effect of the invention Can be obtained as an invention.
Ｃ１〜Ｃ１１…キャパシタ、Ｑ１〜Ｑ４…スイッチング素子、Ｔ１…トランス、ＤＲ１、ＤＲ２…ドライバ、Ｄ１〜Ｄ６…ダイオード、Ｌ…インダクタ、ＬＣ…チョークコイル、ＱＴ…トランジスタ、１…分散型電源システム、２…連系インバータ、３…電源、１０…コンバータ部、１１…電圧共振回路、１２…高周波トランス、１３…電流共振回路、１４…整流回路 C1 to C11 ... capacitors, Q1 to Q4 ... switching elements, T1 ... transformers, DR1, DR2 ... drivers, D1 to D6 ... diodes, L ... inductors, LC ... choke coils, QT ... transistors, 1 ... distributed power supply systems, 2 ... interconnected inverter, 3 ... power supply, 10 ... converter, 11 ... voltage resonance circuit, 12 ... high frequency transformer, 13 ... current resonance circuit, 14 ... rectifier circuit
Claims (9)
１次側及び２次側を有し、その１次側に前記電圧共振回路からの出力電圧が入力される絶縁型高周波トランスと、
前記トランスの２次側に接続される電流共振回路と、
前記電流共振回路から出力される出力電流を整流する整流回路と、
前記整流回路からの出力電圧を平滑化する平滑回路と、
を具備することを特徴とするＤＣ−ＤＣコンバータ。 A voltage resonance circuit that receives direct current power from a low voltage direct current power source whose output voltage varies, and outputs a high frequency voltage by DC-AC conversion by zero voltage switching;
An insulated high-frequency transformer having a primary side and a secondary side, into which an output voltage from the voltage resonance circuit is input;
A current resonance circuit connected to the secondary side of the transformer;
A rectifier circuit for rectifying an output current output from the current resonance circuit;
A smoothing circuit for smoothing the output voltage from the rectifier circuit;
The DC-DC converter characterized by comprising.
直列接続された前記第１と第２のスイッチング素子と直列接続された前記第３と第４のスイッチング素子とが並列接続されてブリッジを構成することを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ。 The bridge-type voltage resonance circuit includes first to fourth switching elements, and first to fourth capacitors connected in parallel to the first to fourth switching elements, respectively.
4. The DC- of claim 3, wherein the third and fourth switching elements connected in series with the first and second switching elements connected in series constitute a bridge. DC converter.
この中間端子に接続されたチョークコイル及び直列接続された第１及び第２のキャパシタから構成され、前記第１及び第２のキャパシタの直列接続が前記電圧共振回路に並列接続され、前記第１及び第２のキャパシタの接続点に前記チョークコイルが接続されている転流回路を更に具備することを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。 The insulated high-frequency transformer includes an intermediate terminal,
The choke coil connected to the intermediate terminal and the first and second capacitors connected in series are connected, and the series connection of the first and second capacitors is connected in parallel to the voltage resonant circuit. The DC-DC converter according to claim 4, further comprising a commutation circuit in which the choke coil is connected to a connection point of the second capacitor.
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| JP2007221915A (en) * | 2006-02-16 | 2007-08-30 | Uinzu:Kk | Dc-dc converter |
| JP2011072137A (en) * | 2009-09-25 | 2011-04-07 | Panasonic Electric Works Co Ltd | Grid-connected inverter device |
| JP2015139258A (en) * | 2014-01-21 | 2015-07-30 | サンケン電気株式会社 | Switching power supply device |
-
2005
- 2005-03-17 JP JP2005077859A patent/JP2005304289A/en active Pending
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