JP2005304268A - 負荷駆動回路 - Google Patents

Abstract

【課題】 負荷への印加電圧を制御するトランジスタを、昇圧回路部で昇圧した電圧で駆動する各種の負荷駆動回路の小型化と信頼性の向上を目的とする。
【解決手段】 入力電源電圧ＶＭとグランド４間にトランジスタ３１を介装して負荷Ｌ１を接続し、入力電源電圧ＶＭを昇圧回路部１で昇圧した電圧ＶＯによってトランジスタ３１を駆動する負荷駆動回路であって、昇圧回路部１の出力電圧ＶＯをトランジスタ３１の駆動入力回路の耐圧と同じもしくはその近傍の電圧値に昇圧制御回路１３が制限し、かつ、トランジスタ３１の駆動入力回路には耐圧保護回路３３を設けてトランジスタ３１を入力電源電圧ＶＭの変動から保護する。
【選択図】図１

Description

本発明はＮチャンネル型ＭＯＳトランジスタなどのスイッチング素子を用いた負荷駆動回路に属する。

従来、この種の負荷駆動回路は図４に示すように構成されている。
モータ負荷Ｌへの印加電圧は、モータ負荷Ｌと電源端子Ｔ１の入力電源電圧ＶＭとの間に直列接続されたＮチャンネル型ＭＯＳトランジスタ４３によって制御されている。トランジスタ４３は、昇圧回路４０とプリドライブ回路４１と耐圧保護回路４２を経て駆動されている。

昇圧回路４０は電源端子Ｔ１の入力電源電圧ＶＭを出力電圧ＶＯに昇圧してプリドライブ回路４１の電源とし、トランジスタ４３のゲートに供給しオン／オフさせることでモータ負荷Ｌの電流を制御し駆動している。耐圧保護回路４２は、何らかの原因で昇圧回路４０が誤動作をし、出力電圧ＶＯが異常に上昇した場合でも、トランジスタ４３のゲート電圧が設定電圧以上になることを防ぐので、トランジスタ４３の劣化、破壊を防ぐことができる。
特開平１１−８８１３３号公報

しかしながら、電源電圧変動により昇圧回路４０の出力電圧ＶＯが耐圧保護回路４２で制限された電圧より上昇した場合には、昇圧回路４０の出力から耐圧保護回路４２へ電流が流れるため、昇圧回路４０の出力に前記の電流を考慮に入れた電流能力が必要となる。特に、一つの昇圧回路４０によって多数の負荷を駆動している場合、その昇圧回路４０の出力に求められる電流能力はさらに高くなる。

そのため昇圧回路４０の出力負荷電流能力を高い回路を設計すると、耐圧保護回路４２は大規模で消費電流の大きな回路となってしまう。
本発明は、昇圧回路４０の出力から耐圧保護回路４２への電流を抑制できる負荷駆動回路を提供することを目的とする。

本発明の請求項１記載の負荷駆動回路は、入力電源電圧とグランド間にトランジスタを介装して負荷を接続し、入力電源電圧を昇圧回路部で昇圧した電圧によって前記トランジスタを駆動する負荷駆動回路であって、前記昇圧回路部の出力電圧を前記トランジスタの駆動入力回路の耐圧と同じもしくはその近傍の電圧値に制限する昇圧制御回路を設けたことを特徴とする。

本発明の請求項２記載の負荷駆動回路は、請求項１において、前記トランジスタの駆動入力回路に、印加電圧を前記トランジスタの駆動入力回路の耐圧と同じもしくはその近傍の電圧値に制限する耐圧保護回路を設けたことを特徴とする。

本発明の請求項３記載の負荷駆動回路は、請求項２において、前記耐圧保護回路を、前記トランジスタのゲート・ソース間に複数個のダイオードを直列に接続して構成し、前記昇圧制御回路において出力電圧の前記入力電源電圧との差電圧を前記耐圧保護回路と同数のダイオードを直列に接続して設定したことを特徴とする。

本発明の請求項４記載の負荷駆動回路は、請求項２において、前記耐圧保護回路を、前記トランジスタのゲート・ソース間にツェナーダイオードを接続するとともに、前記ツェナーダイオードと前記トランジスタのゲートとの間に順方向にダイオードを介装して構成したことを特徴とする。

本発明の請求項５記載の負荷駆動回路は、請求項２において、前記耐圧保護回路を、前記トランジスタのゲート・ソース間に第１のツェナーダイオードを接続するとともに、第１のツェナーダイオードと前記トランジスタのゲートとの間に順方向にダイオードを介装して構成し、前記昇圧制御回路において出力電圧の前記入力電源電圧との差電圧を前記耐圧保護回路で使用した第１のツェナーダイオードと定電圧値が同じもしくはその近傍の第２のツェナーダイオードで設定するとともに、順方向にダイオードを介装して入力電源電圧を前記昇圧制御回路に比較入力として印加したことを特徴とする。

本発明の構成によると、昇圧回路部の出力電圧を前記トランジスタの駆動入力回路の耐圧と同じもしくはその近傍の電圧値に制限する昇圧制御回路を設けたため、電源電圧変動に対しても適切な昇圧電圧を保つことができ、昇圧回路部から耐圧保護回路への電流を抑制して、一つの昇圧回路部によって多数の負荷を駆動できるように出力負荷電流能力を高い回路を設計した場合であっても、耐圧保護回路を回路規模の小さな回路で実現できる。

以下、本発明の各実施の形態を図１〜図３に基づいて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）の負荷駆動回路を示す。

この負荷駆動回路は、昇圧回路部１と、プリドライブ段２と、出力段３とで構成されている。ＶＭは第１の電源端子Ｔ１の入力電源電圧、ＶＤＤは第２の電源端子Ｔ２の出力電圧、４は出力電圧ＶＭ，ＶＤＤのグランドである。

出力段３は、第１のトランジスタ３１と第２のトランジスタ３２の直列回路の一端に入力電源電圧ＶＭを印加し、他端をグランド４に接続している。第１，第２のトランジスタ３１，３２はＮチャンネル型ＭＯＳトランジタである。モータ負荷Ｌは、第１のトランジスタ３１のソースと第２のトランジスタ３２のドレインとの接続点とグランド４との間に接続されている。

プリドライブ段２は、昇圧回路部１の出力電圧ＶＯで動作して第１のトランジスタ３１のゲート電圧を出力する第１のゲート信号制御部２１と、第２の電源端子Ｔ２の出力電圧ＶＤＤで動作して第２のトランジスタ３２のゲート電圧を出力する第２のゲート信号制御部２２とで構成されている。

各部の構成を詳しく説明する。
入力電源電圧ＶＭを昇圧して出力端子Ｔ３に出力電圧ＶＯを出力する昇圧回路部１は、スイッチＳＷ１１〜ＳＷ１４とこのスイッチＳＷ１１〜ＳＷ１４の開閉を制御するスイッチ信号制御部１０と、コンデンサＣ１，Ｃ２と、ヒステリシスコンパレータ１１と、ヒステリシスコンパレータ１１の両入力とグランド４間に接続された抵抗Ｒ１，Ｒ２と、直列接続されたダイオードＤ１１〜Ｄ１６で構成された昇圧電圧制限回路１２とで構成されている。

先ず、スイッチ信号制御部１０は、スイッチＳＷ１１とＳＷ１４をオフ、スイッチＳＷ１２とＳＷ１３をオンさせることにより、コンデンサＣ１を入力電源電圧ＶＭによってチャージする。ここでコンデンサＣ１の両端の電圧をＶＣ１とする。

次にスイッチ信号制御部１０は、スイッチＳＷ１１とＳＷ１４をオン，スイッチＳＷ１２とＳＷ１３をオフさせることにより、コンデンサＣ２を“ＶＭ＋ＶＣ１”にチャージし、出力端子Ｔ３に入力電源電圧ＶＭよりも高い出力電圧ＶＯを出力する。

この二つの動きを繰り返して入力電源電圧ＶＭを昇圧した出力電圧ＶＯを出力する。この昇圧電圧はヒステリシスコンパレータ１１によって制限されている。つまり、昇圧回路部１の出力電圧ＶＯを制限する昇圧制御回路１３は、昇圧電圧制限回路１２とヒステリシスコンパレータ１１によって構成されており、入力電源電圧ＶＭより昇圧電圧制限回路１２で設定された値以上の電圧になったことをヒステリシスコンパレータ１１が検出すると、ヒステリシスコンパレータ１１は、入力電源電圧ＶＭより昇圧電圧制限回路１２で設定された値以上の昇圧が実施されないようにスイッチＳＷ１１〜ＳＷ１４の切り換え制御をスイッチ信号制御部１０に指示する。

昇圧電圧制限回路部１２では、カソードをヒステリシスコンパレータ１１の入力側、アノードを出力端子Ｔ３の側にしたダイオードＤ１１〜Ｄ１６を直列に接続して構成されており、ダイオードＤ１１〜Ｄ１６がオンした時に発生する合計降下電圧をＶ１とすると、出力端子Ｔ３に“ ＶＯ ＝ ＶＭ ＋ Ｖ１ ”が発生するとヒステリシスコンパレータ１１がスイッチ信号制御部１０を制御して出力端子Ｔ３に“ ＶＯ ＝ ＶＭ ＋ Ｖ１ ”に昇圧が制限された電圧が発生する。

プリドライブ段２の第１のゲート信号制御部２１は、スイッチＳＷ２１，ＳＷ２２と、このスイッチＳＷ２１，ＳＷ２２を制御するスイッチ信号制御部２１１とで構成されている。スイッチＳＷ２１とスイッチＳＷ２２の直列回路が出力端子Ｔ３とグランド４との間に介装されており、スイッチＳＷ２１とスイッチＳＷ２２との接続点ＰＵがトランジスタ３１のゲートに接続されている。

プリドライブ段２の第２のゲート信号制御部２２は、スイッチＳＷ２３，ＳＷ２４と、このスイッチＳＷ２３，ＳＷ２４を制御するスイッチ信号制御部２２１とで構成されている。スイッチＳＷ２３とスイッチＳＷ２４の直列回路が第２の電源端子Ｔ２とグランド４との間に介装されており、スイッチＳＷ２３とスイッチＳＷ２４との接続点ＰＬがトランジスタ３２のゲートに接続されている。

接続点ＰＵ，ＰＬによって制御される出力段３は、トランジスタ３１のゲートとトランジスタ３１のソースとの間に、耐圧保護回路３３を形成するダイオードＤ３１〜Ｄ３６の直列回路が接続されており、Ｖ２はＤ３１〜Ｄ３６のダイオードがオンしたときに発生する合計降下電圧である。

このようにトランジスタ３１がオンした時にゲート・ソース間耐圧以下の値に制限されるように、本実施例では同一特性をもつ６個のダイオードＤ３１〜Ｄ３６を直列に接続したため、トランジスタ３１のオン時のゲート・ソース間電圧は降下電圧Ｖ２に制限される。

ここで、昇圧電圧制御回路１２と耐圧保護回路３３の回路構成を同様、つまり同一特性をもつダイオードを同一数だけ接続することで昇圧電圧制限回路１２の降下電圧Ｖ１と耐圧保護回路３３の降下電圧Ｖ２を同じもしくはその近傍の電圧値にすることができる。

そうすることで、昇圧回路部１の出力電圧ＶＯから出力段３に流れる電流を十分抑制してモータ負荷Ｌを駆動することができる。また、この場合、電源電圧変動により入力電源電圧ＶＭが上昇した場合でも降下電圧Ｖ１，Ｖ２は影響をうけないので、トランジスタ３１の劣化・破壊を招くことはなく、かつ昇圧回路部の出力電圧ＶＯから耐圧保護回路３３に流れる電流を抑制でき、昇圧回路部１を出力負荷電流能力の高い回路にした場合であっても、昇圧回路部１の出力から耐圧保護回路３３への電流を抑制でき、耐圧保護回路３３の回路規模を小さくできる。

（実施の形態２）
図２は（実施の形態２）の負荷駆動回路を示し、図１とは昇圧電圧制御回路１２と耐圧保護回路３３を構成しているダイオードがツェナーダイオードに変更されている点だけが異なっている。その他は図１と同じである。

具体的には、Ｚ１、Ｚ２はツェナーダイオード、ＶＺ１はツェナーダイオードＺ１のツェナー電圧、ＶＺ２はツェナーダイオードＺ２のツェナー電圧である。その他の記号説明は図１と同様であるので省略する。

本実施形態は（実施の形態１）における昇圧電圧制限回路１２を、アノードをヒステリシスコンパレータ１１の入力側、カソードを昇圧回路部１の出力側にしたツェナーダイオードＺ１を接続した回路構成とし、耐圧保護回路３３を、カソードを上側Ｎチャンネル型ＭＯＳトランジスタ３１のゲート側、アノードをソース側にしたツェナーダイオードＺ２を接続している。

ここで、ツェナーダイオードＺ１はツェナー電圧がツェナーダイオードとＺ２同じもしくはその近傍の電圧値のものを使用した。
（実施の形態３）
図３は（実施の形態３）の負荷駆動回路を示し、図２とはダイオードＤ１７，Ｄ３７、抵抗Ｒ３が追加されている。これに伴って、第１のゲート信号制御部２１も変更されている。その他は図２と同じである。

具体的には、ダイオードＤ１７は、ヒステリシスコンパレータ１１の反転入力と電源端子Ｔ１の間に順方向に接続されており、Ｖ３はダイオードＤ１７がオンした時の降下電圧で、ダイオードＤ１７の介装によってヒステリシスコンパレータ１１での比較の基準となる電圧は図２の場合よりも降下電圧Ｖ３だけ低くなる。よって、ダイオードＤ１７を挿入することで図２の場合と同じツェナーダイオードＺ１を使用しても出力電圧ＶＯを図２の場合よりも降下電圧Ｖ３だけ低くできる。

図２の第１のゲート信号制御部２１は、スイッチＳＷ２１とスイッチＳＷ２２との接続点が出力ＰＵになっていたが、この図３ではこのスイッチＳＷ２１とスイッチＳＷ２２との間に順方向にダイオードＤ３７を介装し、ダイオードＤ３７とスイッチＳＷ２２との接続点ＰＵ２をトランジスタ３１のゲートに接続し、スイッチＳＷ２１とダイオードＤ３７との接続点ＰＵ１にツェナーダイオードＺ２のカソードを接続し、ツェナーダイオードＺ２のアノードをトランジスタ３１のソースに接続して、ツェナーダイオードＺ２のカソードとトランジスタ３１のゲートとの間にダイオードＤ３７が順方向に介装されている。また、トランジスタ３１のゲートとソース間には高抵抗の抵抗Ｒ３が接続されている。

Ｖ４はダイオードＤ３７がオンした時の降下電圧である。よって、ダイオードＤ３７を挿入することでトランジスタ３１のゲート・ソース間の見かけ上の耐圧を高くすることができ、図２の場合と同じツェナーダイオードＺ２を使用しても図２の場合よりもＶ４だけ低い電圧がトランジスタ３１のゲート・ソース間に印加された時点でツェナーダイオードＺ２が導通して、トランジスタ３１のゲート・ソース間電圧をツェナーダイオードＺ２によるツェナー電圧ＶＺ２より小さくできる。本実施例ではダイオードＤ３７の電圧降下を発生させるためにトランジスタ３１のゲートとソース間に抵抗Ｒ３を介装しているため、抵抗Ｒ３に電流が流れることになるが、抵抗Ｒ３は高抵抗を用いるため微少電流に抑えることができる。

なお、図３ではダイオードＤ１７，Ｄ３７は一つのダイオードで図示されているが、目的の電圧降下が得られるように必要数のダイオードを直列に挿入する。

本発明は、負荷への印加電圧を制御するトランジスタを、昇圧回路部で昇圧した電圧で駆動する各種の負荷駆動回路の信頼性の向上と、耐圧保護回路の回路規模の小型化に有効であり、光ディスク装置などに使用できる。

本発明の第１の実施形態における負荷駆動回路の構成図 本発明の第２の実施形態における負荷駆動回路の構成図 本発明の第３の実施形態における負荷駆動回路の構成図 従来の負荷駆動回路の構成図

符号の説明

１ 昇圧回路部
２ プリドライブ段
３ 出力段
４ グランド
１０ スイッチ信号制御部
１１ ヒステリシスコンパレータ
１２ 昇圧電圧制限回路
１３ 昇圧制御回路
２１ 第１のゲート信号制御部
２２ 第２のゲート信号制御部
３１ 第１のトランジスタ
３２ 第２のトランジスタ
３３ 耐圧保護回路
Ｌ モータ負荷（負荷）
ＶＭ 入力電源電圧
Ｄ１１〜Ｄ１６，Ｄ１７，Ｄ３１〜Ｄ３６，Ｄ３７ ダイオード
Ｚ２ ツェナーダイオード（第１のツェナーダイオード）
ＶＺ２ ツェナーダイオードＺ２のツェナー電圧
Ｚ１ ツェナーダイオード（第２のツェナーダイオード）
ＶＺ１ ツェナーダイオードＺ１のツェナー電圧
ＶＯ 昇圧回路部１の出力電圧
ＳＷ１１〜ＳＷ１４ スイッチ
Ｖ１ 昇圧電圧制限回路１２の降下電圧
Ｖ２ 耐圧保護回路３３の降下電圧
Ｖ３ ダイオードＤ１７の降下電圧
Ｖ４ ダイオードＤ３７の降下電圧
Ｒ１，Ｒ２，Ｒ３ 抵抗

Claims (5)

1. 入力電源電圧とグランド間にトランジスタを介装して負荷を接続し、入力電源電圧を昇圧回路部で昇圧した電圧によって前記トランジスタを駆動する負荷駆動回路であって、
   前記昇圧回路部の出力電圧を前記トランジスタの駆動入力回路の耐圧と同じもしくはその近傍の電圧値に制限する昇圧制御回路を設けた
   負荷駆動回路。
2. 前記トランジスタの駆動入力回路に、印加電圧を前記トランジスタの駆動入力回路の耐圧と同じもしくはその近傍の電圧値に制限する耐圧保護回路を設けた
   請求項１記載の負荷駆動回路。
3. 前記耐圧保護回路を、前記トランジスタのゲート・ソース間に複数個のダイオードを直列に接続して構成し、
   前記昇圧制御回路において出力電圧の前記入力電源電圧との差電圧を前記耐圧保護回路と同数のダイオードを直列に接続して設定した
   請求項２記載の負荷駆動回路。
4. 前記耐圧保護回路を、前記トランジスタのゲート・ソース間にツェナーダイオードを接続するとともに、前記ツェナーダイオードと前記トランジスタのゲートとの間に順方向にダイオードを介装して構成した
   請求項２記載の負荷駆動回路。
5. 前記耐圧保護回路を、前記トランジスタのゲート・ソース間に第１のツェナーダイオードを接続するとともに、第１のツェナーダイオードと前記トランジスタのゲートとの間に順方向にダイオードを介装して構成し、
   前記昇圧制御回路において出力電圧の前記入力電源電圧との差電圧を前記耐圧保護回路で使用した第１のツェナーダイオードと定電圧値が同じもしくはその近傍の第２のツェナーダイオードで設定するとともに、順方向にダイオードを介装して入力電源電圧を前記昇圧制御回路に比較入力として印加した
   請求項２記載の負荷駆動回路。

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