JP2005303358A

JP2005303358A - Digital noise filter

Info

Publication number: JP2005303358A
Application number: JP2004112295A
Authority: JP
Inventors: Hiroshi Masai; 啓史正井; Masataka Ozaka; 匡隆尾坂; Kazuhisa Tanaka; 和久田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-04-06
Filing date: 2004-04-06
Publication date: 2005-10-27
Anticipated expiration: 2024-04-06
Also published as: JP4362407B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital noise filter the noise eliminating width of which can externally be set and which can obtain a required signal component depending on the purpose. <P>SOLUTION: A discrimination circuit 207 of the digital noise filter 200 compares a half of a register setting value set to a register 205 with a count Cnt counted by a counter section 204 and the determination circuit 207 provides an output of H level when a condition of Cnt≥(register setting value)/2 (round out to an integer when the register setting value is an odd number) holds. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、高速通信が要求されるインターフェースにおいて利用可能なデジタルノイズフィルタに関するものである。 The present invention relates to a digital noise filter that can be used in an interface that requires high-speed communication.

図８は、従来のデジタルノイズフィルタ（例えば、特許文献１参照）のシステム構成図である。図８に示すように、デジタルノイズフィルタ１００は、ＦＦ１（１）〜ＦＦ１（ｎ）のｎ段のフリップフロップ（以下、ＦＦと称す）で構成されるシフトレジスタ１０１と、各ＦＦの出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルに一致するかを判定し、又は出力信号Ｓ１（１）〜Ｓ１（ｎ）の値を多数決で判定することにより、外部出力信号１０４の出力レベルを決定する判定回路１０２とを備えている。 FIG. 8 is a system configuration diagram of a conventional digital noise filter (see, for example, Patent Document 1). As shown in FIG. 8, the digital noise filter 100 includes a shift register 101 including n stages of flip-flops (hereinafter referred to as FFs) FF1 (1) to FF1 (n), and an output signal S1 of each FF. The output of the external output signal 104 is determined by determining whether all the values of (1) to S1 (n) coincide with the H level or by determining the values of the output signals S1 (1) to S1 (n) by majority. And a determination circuit 102 for determining the level.

以下、前記デジタルノイズフィルタ１００の動作について説明する。まず、外部入力信号１０３が入力端子ｉｎから前記シフトレジスタ１０１の１段目のＦＦ１（１）に入力される。そして、ＦＦ１（１）の出力信号Ｓ１（１）がＦＦ１（２）へと入力される。このようなシフトがシフトレジスタ１０１内のＦＦ１（２）からＦＦ１（ｎ）まで繰り返し行われる。 Hereinafter, the operation of the digital noise filter 100 will be described. First, the external input signal 103 is input from the input terminal “in” to the first stage FF 1 (1) of the shift register 101. Then, the output signal S1 (1) of FF1 (1) is input to FF1 (2). Such a shift is repeatedly performed from FF1 (2) to FF1 (n) in the shift register 101.

一方、各ＦＦ１（１）〜ＦＦ１（ｎ）の出力信号Ｓ１（１）〜Ｓ１（ｎ）は、さらに判定回路１０２にも入力される。この判定回路１０２では、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値に基づいて外部出力信号１０４の出力レベルが決定され、出力端子ｏｕｔから外部出力信号１０４が出力される。 On the other hand, output signals S1 (1) to S1 (n) of the FF1 (1) to FF1 (n) are further input to the determination circuit 102. In the determination circuit 102, the output level of the external output signal 104 is determined based on the values of the output signals S1 (1) to S1 (n), and the external output signal 104 is output from the output terminal out.

ここで、前記判定回路１０２が信号値の一致を判定する一致回路である場合には、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルであると判定されたときに、Ｈレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。また、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値が全てＨレベルではないと判定されたときには、Ｌレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。これにより、シフトレジスタ１０１内のＦＦ１（１）〜ＦＦ１（ｎ）に供給されている動作クロック１０５の周期にＦＦの段数ｎを掛けて算出される期間以下のノイズが除去される。 Here, when the determination circuit 102 is a coincidence circuit for determining the coincidence of signal values, when it is determined that all the values of the output signals S1 (1) to S1 (n) are at the H level, H The level external output signal 104 is output from the output terminal out. When it is determined that the values of the output signals S1 (1) to S1 (n) are not all at the H level, the L level external output signal 104 is output from the output terminal out. As a result, noise equal to or shorter than the period calculated by multiplying the period of the operation clock 105 supplied to the FF1 (1) to FF1 (n) in the shift register 101 by the number n of FFs is removed.

また、前記判定回路１０２が信号値の多数決をとる多数決回路である場合には、出力信号Ｓ１（１）〜Ｓ１（ｎ）の値の中でＨレベルの数がＦＦの段数ｎの１／２以上（Ｈレベルの数≧ｎ／２）であれば、Ｈレベルの外部出力信号１０４が出力端子ｏｕｔから出力され、Ｈレベルの数がＦＦの段数ｎの１／２未満（Ｈレベルの数＜ｎ／２）であれば、Ｌレベルの外部出力信号１０４が出力端子ｏｕｔから出力される。これにより、シフトレジスタ１０１内のＦＦ１（１）〜ＦＦ１（ｎ）に供給されている動作クロック１０５の周期にＦＦの段数ｎを掛けて算出される期間の１／２の期間以下のノイズが除去される。 When the determination circuit 102 is a majority circuit that takes a majority decision of signal values, among the values of the output signals S1 (1) to S1 (n), the number of H levels is ½ of the number n of FF stages. If the above is satisfied (the number of H levels ≧ n / 2), the H level external output signal 104 is output from the output terminal out, and the number of H levels is less than ½ of the number n of FFs (the number of H levels < n / 2), the L level external output signal 104 is output from the output terminal out. As a result, noise of a period equal to or less than ½ of the period calculated by multiplying the period of the operation clock 105 supplied to FF1 (1) to FF1 (n) in the shift register 101 by the number n of FFs is removed. Is done.

図９はデジタルノイズフィルタの動作を示すタイムチャート、図１０は判定回路が一致回路である場合における各ＦＦ段の出力値及びデジタルノイズフィルタの出力値を示す図、図１１は判定回路１０２が多数決回路である場合における各ＦＦ段の出力値及びデジタルノイズフィルタの出力値を示す図である。以下、シフトレジスタ１０１のＦＦの段数を“１５”とした場合について説明する。 9 is a time chart showing the operation of the digital noise filter, FIG. 10 is a diagram showing the output value of each FF stage and the output value of the digital noise filter when the judgment circuit is a coincidence circuit, and FIG. It is a figure which shows the output value of each FF stage in the case of being a circuit, and the output value of a digital noise filter. The case where the number of FF stages of the shift register 101 is “15” will be described below.

図９に示すような入力信号が入力端子ｉｎからシフトレジスタ１０１に入力された場合、ＦＦ１（１）〜ＦＦ（１５）の動作クロック１０５の各サイクル毎における出力信号Ｓ１（１）〜Ｓ１（１５）は、後段のＦＦに順次シフトされ、動作クロック１０５のサイクル毎に判定回路１０２において外部出力信号１０４の出力レベルが判定される。 When an input signal as shown in FIG. 9 is input to the shift register 101 from the input terminal in, the output signals S1 (1) to S1 (15) in each cycle of the operation clock 105 of FF1 (1) to FF (15). ) Are sequentially shifted to subsequent FFs, and the output level of the external output signal 104 is determined by the determination circuit 102 every cycle of the operation clock 105.

前記判定回路１０２が一致回路である場合には、図１０に示すように、出力信号Ｓ１（１）〜Ｓ１（１５）の値が全てＨレベルに一致したときに、前記判定回路１０２からＨレベルの外部出力信号１０４が出力される。図９に示す入力信号では、２７サイクル目に出力信号Ｓ１（１）〜Ｓ１（１５）の値が全てＨレベルに一致するため、外部出力信号１０４がＨレベルになる。これにより、外部入力信号１０３のノイズが除去される。 When the determination circuit 102 is a coincidence circuit, as shown in FIG. 10, when all the values of the output signals S1 (1) to S1 (15) coincide with the H level, the determination circuit 102 outputs an H level. The external output signal 104 is output. In the input signal shown in FIG. 9, since the values of the output signals S1 (1) to S1 (15) all coincide with the H level in the 27th cycle, the external output signal 104 becomes the H level. Thereby, the noise of the external input signal 103 is removed.

また、前記判定回路１０２が多数決回路である場合には、図１１に示すように、出力信号Ｓ１（１）〜Ｓ１（１５）の値の中で、Ｈレベルの数がシフトレジスタ１０１のＦＦの段数である１５段の１／２より多い場合（図９においては“８”以上）に、前記判定回路１０２からＨレベルの外部出力信号１０４が出力される。図９に示す入力信号では、１３サイクル目に出力信号Ｓ１（１）〜Ｓ１（１５）の値の中でＨレベルのものが８つになるため、外部出力信号１０４がＨレベルになる。これにより、外部入力信号１０３のノイズが除去される。
特開平５−１４５３８０号公報（第５頁、第２図） When the determination circuit 102 is a majority circuit, the number of H levels among the values of the output signals S1 (1) to S1 (15) is the FF of the shift register 101 as shown in FIG. When the number of stages is more than ½ of 15 stages (“8” or more in FIG. 9), the determination circuit 102 outputs an external output signal 104 of H level. In the input signal shown in FIG. 9, since there are eight H level signals among the values of the output signals S1 (1) to S1 (15) in the thirteenth cycle, the external output signal 104 becomes H level. Thereby, the noise of the external input signal 103 is removed.
JP-A-5-145380 (5th page, FIG. 2)

しかしながら、上述のデジタルノイズフィルタ１００では、シフトレジスタ１０１のＦＦ段数によって除去できるノイズ幅が固定されてしまうため、デジタルノイズフィルタ１００の性能はシフトレジスタ１０１のＦＦの段数に依存してしまう。このため、除去できるノイズ幅を変更するには、回路を変更をする必要があり、コスト増大につながるという問題があった。 However, in the above-described digital noise filter 100, the noise width that can be removed is fixed depending on the number of FF stages of the shift register 101. Therefore, the performance of the digital noise filter 100 depends on the number of FF stages of the shift register 101. For this reason, in order to change the noise width that can be removed, it is necessary to change the circuit, resulting in an increase in cost.

本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、外部からノイズ除去幅を設定することを可能とし、目的に応じて必要な信号成分を得ることができるようにすることにある。 The present invention has been made in view of such a point, and the object of the present invention is to enable setting of a noise removal width from the outside and to obtain a necessary signal component according to the purpose. There is to do.

すなわち、請求項１の発明は、複数段のフリップフロップを有するシフトレジスタと、
ノイズ除去幅をレジスタ設定値として設定するレジスタと、
前記レジスタ設定値に基づいて、前記シフトレジスタ内の各フリップフロップの出力信号のうち１つを選択するセレクタ部と、
前記選択されたフリップフロップの出力信号の値と、前記シフトレジスタに入力された入力信号の値との一致又は不一致の判定結果に基づいて、前記レジスタ設定値で設定された期間内における前記入力信号のＨレベルの数をカウントするカウンタ部と、
前記カウンタ部のカウント値と前記レジスタ設定値とに基づいて、外部出力信号の出力レベルを判定する判定回路とを備えていることを特徴とする。 That is, the invention of claim 1 is a shift register having a plurality of stages of flip-flops;
A register for setting the noise reduction width as a register setting value;
A selector unit that selects one of the output signals of each flip-flop in the shift register based on the register setting value;
The input signal within a period set by the register setting value based on a determination result of a match or mismatch between the value of the output signal of the selected flip-flop and the value of the input signal input to the shift register A counter unit that counts the number of H levels of
And a determination circuit for determining an output level of the external output signal based on the count value of the counter unit and the register setting value.

従って、本発明によれば、ノイズ除去幅を決定するレジスタ設定値によって、シフトレジスタ内の各ＦＦ段の出力信号のうち１つをセレクタ部で選択して出力することができ、シフトレジスタ内のＦＦの段数と前記ＦＦに供給される動作クロックの周期とによって、ノイズ除去幅となる期間が決定される。また、この期間内において、カウンタ部では、選択されたＦＦ段の出力信号とシフトレジスタに入力された入力信号との一致又は不一致の判別結果から、カウント値のカウントアップ、カウントダウン、又は保持が行われる。 Therefore, according to the present invention, one of the output signals of each FF stage in the shift register can be selected and output by the selector unit according to the register setting value that determines the noise removal width. The period of noise removal width is determined by the number of FF stages and the period of the operation clock supplied to the FF. Also, during this period, the counter unit counts up, counts down, or holds the count value based on the determination result of the match or mismatch between the output signal of the selected FF stage and the input signal input to the shift register. Is called.

そして、前記カウント値は、設定された期間内におけるＨレベルの数をカウントしたものであることから、このカウント値とレジスタ設定値とを比較することにより、設定された期間内よりも短い周期のノイズを除去することができる。 Since the count value is obtained by counting the number of H levels in the set period, by comparing the count value with the register set value, the cycle value shorter than that in the set period is obtained. Noise can be removed.

以上のように、請求項１に係る発明によれば、外部からノイズ除去幅を設定することを可能とし、レジスタ設定値を変更することで、目的に応じて必要な信号成分を得ることができる。 As described above, according to the first aspect of the present invention, it is possible to set a noise removal width from the outside, and a necessary signal component can be obtained according to the purpose by changing a register setting value. .

以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following description of the preferred embodiments is merely exemplary in nature and is in no way intended to limit the invention, its application, or its application.

図１は、本発明におけるデジタルノイズフィルタのシステム構成図である。図１において、２０１は、周期Ｔ［ｓｅｃ］の動作クロック２０６が供給されるｎ段のフリップフロップＦＦ２（０）〜ＦＦ２（ｎ−１）で構成されるシフトレジスタ、２０５はノイズ除去幅をレジスタ設定値として設定するレジスタ、２０２は前記レジスタ設定値に基づいて前記シフトレジスタ２０１の各ＦＦ段の出力信号Ｓ２（０）〜Ｓ２（ｎ−１）のうち１つを選択するセレクタ部、２０３は、前記セレクタ部２０２で選択された前記ＦＦ段の出力信号の値と、外部入力信号１０３のＦＦ初段の出力信号Ｓ２（０）の値との一致又は不一致を判定する論理演算部、２０４は、前記論理演算部２０３で演算されたイネーブル信号ＥＮと外部入力信号１０３のＦＦ初段の出力信号Ｓ２（０）とに基づいて設定される、動作クロック２０６に前記選択されたＦＦの段数を掛けて算出された期間Ｓｔ（Ｓｔ＝Ｔ×レジスタ設定値）におけるＳ２（１）〜Ｓ２（レジスタ設定値）のＨレベルの数をカウントするカウンタ部、２０７は、前記カウンタ部２０４でカウントされたカウント値Ｃｎｔと前記レジスタ設定値とに基づいて、デジタルノイズフィルタ２００の出力レベルを判定する判定回路である。 FIG. 1 is a system configuration diagram of a digital noise filter according to the present invention. In FIG. 1, 201 is a shift register composed of n-stage flip-flops FF2 (0) to FF2 (n-1) to which an operation clock 206 having a period T [sec] is supplied, and 205 is a register for noise removal width. A register to be set as a set value, 202 is a selector unit that selects one of output signals S2 (0) to S2 (n-1) of each FF stage of the shift register 201 based on the register set value, and 203 is A logic operation unit 204 that determines whether the value of the output signal of the FF stage selected by the selector unit 202 matches the value of the output signal S2 (0) of the first stage FF of the external input signal 103; The operation clock 206 is set based on the enable signal EN calculated by the logic operation unit 203 and the output signal S2 (0) of the first stage FF of the external input signal 103. A counter unit 207 that counts the number of H levels of S2 (1) to S2 (register setting value) in a period St (St = T × register setting value) calculated by multiplying the number of selected FF stages, The determination circuit determines the output level of the digital noise filter 200 based on the count value Cnt counted by the counter unit 204 and the register setting value.

図２にも示すように、前記カウンタ部２０４は、イネーブル信号ＥＮが１（論理演算部２０３の判定が一致）の場合、Ｓ２（０）がＨレベルならカウント値をカウントアップ、Ｌレベルならカウントダウンし、ＥＮが０（論理演算部２０３の判定が不一致）の場合はカウント保持することにより、多数決判定の基準となる除去したいノイズ幅の期間内におけるＨレベルの期間Ｃｎｔを判定する。 As shown also in FIG. 2, when the enable signal EN is 1 (the judgment of the logic operation unit 203 is coincident), the counter unit 204 counts up the count value when S2 (0) is H level, and counts down when the enable signal EN is L level. If EN is 0 (the logic operation unit 203 does not agree), the count is held to determine the H level period Cnt within the period of the noise width to be removed, which is the basis for majority decision.

また、前記判定回路２０７は、入力されたレジスタ設定値の１／２の値とカウント値Ｃｎｔとを比較し、Ｃｎｔ≧（レジスタ設定値）／２（レジスタ設定値が奇数の場合は切り上げ）の条件が成り立つ場合に判定回路２０７からＨレベルを出力する。これにより、Ｔ×（レジスタ設定値）／２（レジスタ設定値が奇数の場合、レジスタ設定値／２は切り捨て）となる周期のノイズを除去することが可能となる。 Further, the determination circuit 207 compares a half value of the input register setting value with the count value Cnt, and Cnt ≧ (register setting value) / 2 (rounds up when the register setting value is an odd number). When the condition is satisfied, the determination circuit 207 outputs an H level. As a result, it is possible to remove noise having a period of T × (register set value) / 2 (when the register set value is an odd number, the register set value / 2 is discarded).

図３は、デジタルＴＶ用のシステムＬＳＩにおいて、Ｉ２Ｃ（Inter Integrated Circuit）インタフェースのクロック・データラインに本発明のデジタルノイズフィルタが搭載されている場合の構成図である。 FIG. 3 is a configuration diagram when the digital noise filter of the present invention is mounted on a clock / data line of an I2C (Inter Integrated Circuit) interface in a system LSI for digital TV.

システムＬＳＩ４０１にはＩ２Ｃインタフェース４０２が搭載されており、このＩ２Ｃインタフェース４０２とシステムＬＳＩ４０１の外部にあるＮＴＳＣエンコーダ４０３とは、クロック及びデータライン４０６が接続されている。Ｉ２Ｃインタフェース４０２のデータ・クロックは、デジタルノイズフィルタ４０４を介してＩ２Ｃインタフェース４０２の論理演算部４０５に接続されている。 The system LSI 401 includes an I2C interface 402, and a clock and data line 406 is connected to the I2C interface 402 and the NTSC encoder 403 outside the system LSI 401. The data clock of the I2C interface 402 is connected to the logic operation unit 405 of the I2C interface 402 via the digital noise filter 404.

次に、デジタルノイズフィルタ４０４の回路構成を図４に示す。デジタルノイズフィルタ４０４は、３２段のＦＦによって構成されるシフトレジスタ３０１を有しており、レジスタ３０５に設定された値に基づいて３２段のＦＦの出力信号Ｓ３（０）〜Ｓ３（３１）のうち１つを選択するセレクタ部３０２と、前記セレクタ部３０２の出力信号の値と入力信号ＦＦ３（０）の値との一致又は不一致を判定する論理演算部３０３と、前記論理演算部３０３の出力をイネーブル信号ＥＮとし、入力信号ＦＦ３（０）のレベルに応じてカウント値のカウントアップ、カウントダウン、又は保持を行うカウンタ部３０４と、前記カウンタ部３０４から出力されるカウント値が、レジスタ３０５に設定された値の１／２より大きい場合にはＨレベル、小さい場合にはＬレベルを出力する判定回路３０７とから構成される。なお、前記レジスタ３０５に設定される値は、ノイズ除去幅を決定するものである。 Next, a circuit configuration of the digital noise filter 404 is shown in FIG. The digital noise filter 404 has a shift register 301 composed of 32 stages of FFs, and based on the values set in the register 305, the output signals S3 (0) to S3 (31) of the 32 stages of FFs. A selector unit 302 that selects one of them, a logic operation unit 303 that determines whether the value of the output signal of the selector unit 302 matches the value of the input signal FF3 (0), and the output of the logic operation unit 303 Is the enable signal EN, and the counter unit 304 that counts up, counts down, or holds the count value according to the level of the input signal FF3 (0), and the count value output from the counter unit 304 is set in the register 305 And a determination circuit 307 that outputs an H level when it is greater than ½ of the measured value and an L level when it is smaller. . The value set in the register 305 determines a noise removal width.

図５は、本発明のデジタルノイズフィルタ４０４のタイミングチャート図である。以下、図３又は図４にも示すように、システムＬＳＩ４０１に接続されたＮＴＳＣエンコーダ４０３から、外部入力信号１０３がデータライン４０６を介してデジタルノイズフィルタ４０４のＦＦ３（０）に入力され、レジスタ３０５に“１５（０ｘＦ）”が設定されている場合を考える。 FIG. 5 is a timing chart of the digital noise filter 404 of the present invention. 3 and 4, the external input signal 103 is input from the NTSC encoder 403 connected to the system LSI 401 to the FF3 (0) of the digital noise filter 404 via the data line 406, and the register 305 Let us consider a case where “15 (0xF)” is set in.

レジスタ３０５に“１５”が設定され、シフトレジスタ３０１のＦＦ３（０）〜ＦＦ３（１５）に供給される動作クロック３０６が５０ＭＨｚ（周期２０ｎｓ）である場合、レジスタ設定値“１５”に動作クロック３０６を掛けて算出される期間（周期３００ｎｓ）においてノイズ除去の判定が行われる。 When “15” is set in the register 305 and the operation clock 306 supplied to the FF3 (0) to FF3 (15) of the shift register 301 is 50 MHz (period 20 ns), the operation clock 306 is set to the register setting value “15”. The noise removal determination is performed in the period (period 300 ns) calculated by multiplying.

まず、外部入力信号１０３のＦＦ初段の出力信号であるＳ３（０）と、セレクタ部３０２においてレジスタ設定値に基づいて選択されたＳ３（１５）とを比較し、その値の一致又は不一致を論理演算部３０３で判定する。 First, S3 (0), which is the output signal of the first stage of the FF of the external input signal 103, is compared with S3 (15) selected based on the register setting value in the selector unit 302, and the value match or mismatch is logically determined. This is determined by the calculation unit 303.

そして、図６に示すように、カウンタ部３０４では、前記論理演算部３０３から出力されるイネーブル信号ＥＮとＳ３（０）の信号レベルとに基づいて、カウント値のカウントアップ、カウントダウン、又は保持が行われる。 As shown in FIG. 6, the counter unit 304 counts up, counts down, or holds the count value based on the enable signal EN output from the logic operation unit 303 and the signal level of S3 (0). Done.

さらに、判定回路３０７では、前記カウンタ部３０４でカウントされたカウント値と、レジスタ３０５で設定されたレジスタ設定値の１／２の値とを比較し、前記カウント値がレジスタ設定値の１／２の値より大きい場合に、Ｈレベルが出力される。 Further, the determination circuit 307 compares the count value counted by the counter unit 304 with a half value of the register set value set by the register 305, and the count value is 1/2 of the register set value. When the value is larger than the value of H, the H level is output.

具体的には、レジスタ設定値が“１５”の場合には、カウント値が“８”以上のときに判定回路３０７からＨレベルが出力されることになり、周期３００ｎｓ（１５サイクル分）の１／２以下である１４０ｎｓ（７サイクル分）以下の周期の信号成分をノイズとして除去することができる。 Specifically, when the register setting value is “15”, the H level is output from the determination circuit 307 when the count value is “8” or more, and 1 in a cycle of 300 ns (15 cycles). A signal component having a period of 140 ns (7 cycles) or less, which is / 2 or less, can be removed as noise.

この場合、サイクル数が１３サイクル目において、カウント値がレジスタ設定値“１５”の１／２の値より大きい“８”になり、判定回路３０７からＨレベルが出力される。これにより、１４０ｎｓ以下の周期のノイズとして除去される。 In this case, in the thirteenth cycle, the count value becomes “8”, which is larger than half of the register setting value “15”, and the determination circuit 307 outputs the H level. Thereby, it is removed as noise with a period of 140 ns or less.

また、レジスタ設定値が“４”の場合、セレクタ部３０２からはＳ３（４）が出力され、動作クロック３０６の４サイクル分（８０ｎｓ）の期間において、図７に示すように、各ＦＦ３（１）〜ＦＦ３（４）の出力信号がＨレベルである数をカウンタ部３０４でカウントし、カウント値が“３”になったときに、レジスタ設定値の１／２である“２”を超えるため、判定回路３０７からＨレベルが出力される。これにより、動作クロック３０６の２サイクル分である４０ｎｓ以下の信号成分を除去することができ、ノイズが除去された信号が判定回路３０７から出力される。 Further, when the register set value is “4”, S3 (4) is output from the selector unit 302, and each FF3 (1) as shown in FIG. 7 in the period of 4 cycles (80 ns) of the operation clock 306. ) To FF3 (4) output signal H level is counted by the counter unit 304, and when the count value becomes “3”, it exceeds “2” which is ½ of the register set value. The determination circuit 307 outputs an H level. As a result, a signal component of 40 ns or less that is two cycles of the operation clock 306 can be removed, and a signal from which noise is removed is output from the determination circuit 307.

以上のように、本実施形態によれば、レジスタのレジスタ設定値を変更することにより、除去できるノイズ幅を変更することができる。これにより、システムＬＳＩを使用するセット毎にノイズ特性に対するチューニングをすることができ、誤動作を防ぐことができる。 As described above, according to the present embodiment, the noise width that can be removed can be changed by changing the register setting value of the register. As a result, the noise characteristics can be tuned for each set using the system LSI, and malfunctions can be prevented.

以上説明したように、本発明は、デジタルノイズフィルタにおいて、レジスタ設定値を変更することにより、除去できるノイズ幅を変更することができるという実用性の高い効果が得られることから、きわめて有用で産業上の利用可能性は高い。 As described above, in the digital noise filter, the present invention provides a highly practical effect that the noise width that can be removed can be changed by changing the register setting value. The above availability is high.

本発明のデジタルノイズフィルタのシステム構成図である。It is a system block diagram of the digital noise filter of this invention. 本発明のデジタルノイズフィルタの論理演算部及びカウンター部の動作を示す図である。It is a figure which shows operation | movement of the logic operation part and counter part of the digital noise filter of this invention. 本実施形態におけるデジタルノイズフィルタをＩ２Ｃインターフェイスに搭載した場合の構成図である。It is a block diagram at the time of mounting the digital noise filter in this embodiment in an I2C interface. 本実施形態におけるデジタルノイズフィルタの回路構成図である。It is a circuit block diagram of the digital noise filter in this embodiment. 本実施形態におけるデジタルノイズフィルタの動作を示すタイムチャート図である。It is a time chart figure showing operation of a digital noise filter in this embodiment. レジスタ設定値が“１５”の場合における各ＦＦ段の出力値、及びカウント値を示す図である。It is a figure which shows the output value of each FF stage in case a register setting value is "15", and a count value. レジスタ設定値が“４”の場合における各ＦＦ段の出力値、及びカウント値を示す図である。It is a figure which shows the output value of each FF stage in case a register setting value is "4", and a count value. 従来のデジタルノイズフィルタのシステム構成図である。It is a system block diagram of the conventional digital noise filter. 従来のデジタルノイズフィルタの動作を示すタイムチャート図である。It is a time chart figure which shows the operation | movement of the conventional digital noise filter. 従来のデジタルノイズフィルタの判定回路が一致回路である場合における各ＦＦ段の出力値、及びデジタルノイズフィルタの出力値を示す図である。It is a figure which shows the output value of each FF stage in case the determination circuit of the conventional digital noise filter is a coincidence circuit, and the output value of a digital noise filter. 従来のデジタルノイズフィルタの判定回路が多数決回路である場合における各ＦＦ段の出力値、及びデジタルノイズフィルタの出力値を示す図である。It is a figure which shows the output value of each FF stage, and the output value of a digital noise filter in case the determination circuit of the conventional digital noise filter is a majority circuit.

Explanation of symbols

２００デジタルノイズフィルタ
２０１シフトレジスタ
２０２セレクタ部
２０３論理演算部
２０４カウンタ部
２０５レジスタ
２０６動作クロック
２０７判定回路
Ｓｎ（０）〜Ｓｎ（ｎ）シフトレジスタ各ＦＦの出力信号
ＦＦｎ（０）〜ＦＦｎ（ｎ）シフトレジスタ内の各ＦＦ 200 Digital noise filter 201 Shift register 202 Selector unit 203 Logic operation unit 204 Counter unit 205 Register 206 Operation clock 207 Determination circuit Sn (0) to Sn (n) Output signal FFn (0) to FFn (n) of each FF of the shift register Each FF in the shift register

Claims

A shift register having a plurality of flip-flops;
A register for setting the noise reduction width as a register setting value;
A selector unit that selects one of the output signals of each flip-flop in the shift register based on the register setting value;
The input signal within a period set by the register setting value based on a determination result of a match or mismatch between the value of the output signal of the selected flip-flop and the value of the input signal input to the shift register A counter unit that counts the number of H levels of
A digital noise filter comprising: a determination circuit that determines an output level of an external output signal based on a count value of the counter unit and a register setting value.