JP2005294773A5 - - Google Patents

Claims (6)

1. （ａ）複数のチップ形成領域の各々に半導体素子が形成されたウェハであって、前記半導体素子が表面電極と裏面電極とを有するウェハを準備する工程と、
   （ｂ）前記ウェハの表面に開口部を有するテープによって、前記ウェハをフレームに固定する工程と、
   （ｃ）前記工程（ｂ）の後、前記ウェハが前記フレームに固定された状態で、前記半導体素子の前記表面電極と前記裏面電極の両方に、測定端子を接続し、前記半導体素子の電気的特性を測定する工程と、
   （ｄ）前記工程（ｃ）の後、前記ウェハをダイシングすることにより、各々が前記半導体素子を有する複数の半導体チップを形成する工程とを含むことを特徴とする半導体装置の製造方法。
2. 請求項１において、前記テープの開口部は、前記ウェハの外形寸法より小さい寸法で形成され、前記テープは、前記ウェハの表面の外周部に貼り付けられることを特徴とする半導体装置の製造方法。
3. 請求項２において、前記工程（ｃ）は、前記ウェハを測定装置のプロービングステージに搭載する工程を有し、
   前記半導体素子の前記裏面電極に接続された前記測定端子は、前記プロービングステージであり、前記ウェハの裏面の全面が前記測定装置のプロービングステージに接触した状態で、前記半導体素子の電気的特性が測定されることを特徴とする半導体装置の製造方法。
4. 請求項３において、前記半導体素子は、パワーＭＯＳＦＥＴであり、前記表面電極は、ゲート電極及びソース電極であり、前記裏面電極は、ドレイン電極であることを特徴とする半導体装置の製造方法。
5. 請求項３において、前記半導体素子は、ＩＧＢＴであり、前記表面電極は、ゲート電極及びエミッタ電極であり、前記裏面電極は、コレクタ電極であることを特徴とする半導体装置の製造方法。
6. 請求項４又は請求項５において、前記半導体素子の電気的特性の測定は、オン抵抗の測定であることを特徴とする半導体装置の製造方法。