JP2005294311A - 半導体パッケージ実装構造、半導体パッケージ実装方法、半導体パッケージ、その製造方法および基板 - Google Patents
半導体パッケージ実装構造、半導体パッケージ実装方法、半導体パッケージ、その製造方法および基板 Download PDFInfo
- Publication number
- JP2005294311A JP2005294311A JP2004103052A JP2004103052A JP2005294311A JP 2005294311 A JP2005294311 A JP 2005294311A JP 2004103052 A JP2004103052 A JP 2004103052A JP 2004103052 A JP2004103052 A JP 2004103052A JP 2005294311 A JP2005294311 A JP 2005294311A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor package
- solder
- substrate
- outer peripheral
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
【解決手段】 半導体パッケージ実装構造は、半導体素子10を収納する半導体パッケージ1と、半導体パッケージ1が表面に実装された回路基板100と、半導体パッケージ1と回路基板100との両方に固着するように配置された樹脂部800とを備える。回路基板100は、はんだ膜としての外周はんだコート95で覆われた基板側はんだコート領域としての外周はんだパッド90を有する。樹脂部800は、外周はんだコート95を介して外周はんだパッド90に接合されている。
【選択図】 図3
Description
(構成)
図1〜図4を参照して、本発明に基づく実施の形態1における半導体パッケージ実装構造について説明する。
この半導体パッケージ実装構造に用いる半導体パッケージは、図1に示すように、筐体50とキャップ60とを含む。筐体50はセラミックからなり、上側に開口するように半導体素子10を収納するためのキャビティ70が設けられている。キャビティ70内には電気回路としての配線(図示せず)が施されている。キャビティ70の底面には半導体素子10が搭載されている。筐体50は外周側面を有する。筐体50の外周側面には下端にまで達するように延びる複数の溝200が設けられている。溝200は外周側面の上端にも達していてもよい。溝200は、いわゆるキャスタレーションとして設けられているものであってよく、外周側面を取り囲むように平行に設けられている。このように複数の溝200が設けられているのは、リワーク時にパッケージからのダム剤除去を容易にするためであるが、詳しくは後述する。
図1に示すように、半導体パッケージ1を実装すべき回路基板100の表面には、個々のはんだボールが接合すべき部位としての基板側はんだボールパッド58と、その周囲を取り囲むように配置された外周はんだパッド90とがある。これら2種類のパッド同士の間には、ソルダレジスト600が配置された領域が広がっている。2種類のパッドはソルダレジスト600によって互いに隔てられることによって、半導体パッケージ1の実装時にはんだブリッジなどの不具合が生じないようにしてある。外周はんだパッド90の外側にもソルダレジスト600が配置された領域が広がっている。
図2に、本実施の形態における半導体パッケージ実装構造を示す。図2におけるIII−III線に関する矢視断面図を図3に示す。この半導体パッケージ実装構造は、半導体パッケージ1と、回路基板100と、半導体パッケージ1の外周側面と回路基板100との両方に固着するように配置された樹脂部800とを備える。回路基板の表面には、外周はんだパッド90がある。外周はんだパッド90の表面は、はんだ膜としての外周はんだコート95によって覆われている。外周はんだパッド90は、基板側はんだコート領域に該当する。
図5〜図10を参照して、本実施の形態における半導体パッケージの製造方法について説明する。図5に示すように、溝200が設けられた外周側面を有する半導体パッケージ1に対して、まず、外周側面にはんだコートを施す処理、すなわち外周側面はんだコート工程を行なう。この半導体パッケージ1の下面には、予めパッケージ側はんだボールパッド53が配列されている。
この半導体パッケージ1は、半導体素子10を収納し、外周側面を有し、外周側面には下端まで達するように延びる複数の溝200が設けられ、複数の溝200の内面を覆うように金属膜が形成され、複数の溝200の内部空間にはんだが配置された溝内はんだ部300を備える、半導体パッケージである。この状態では基板への実装前の状態であるが、これが本発明に基づく半導体パッケージに該当する。あるいは、図11に示すように下面のパッケージ側はんだボールパッド53にそれぞれはんだボール56を接続して、この状態を本発明に基づく半導体パッケージと称してもよい。
本発明に基づく半導体パッケージ実装方法としては、上述の外周側面はんだコート工程をまず含み、さらに基板側はんだコート工程を含む。基板側はんだコート工程は、実装前の回路基板100に対して行なう前処理である。したがって、半導体パッケージ1に対して行なう外周側面はんだコート工程とどちらを先に行なってもよく、同時に並行して行なってもよい。
図3、図16、図17を参照して、この半導体パッケージ実装構造に対するリワーク作業について説明する。予め240℃に加熱したホットプレート(図示せず)の上に、この半導体パッケージ実装構造(図3参照)を乗せて1分間加熱する。外周はんだコート95やはんだボール56下部のはんだが溶融した頃を見計らって、回路基板100から半導体パッケージ1を分離する。この時点では回路基板100の表面に接するはんだが溶融したにすぎず、溝200の溝内はんだ部300は熱が十分に伝わっていないためまだ溶融していない。
本実施の形態における半導体パッケージ実装構造では、樹脂部800は、回路基板100に対しては外周はんだコート95を介して接合しており、なおかつ、半導体パッケージ1に対しては溝内はんだ部300を介して接合しているので、ダム剤方式であるにもかかわらず、従来の280℃のような高温でなく、はんだが溶融する程度のより低い温度に回路基板を加熱するだけで、半導体パッケージを容易に短時間で基板から取り外すことができる。したがって、リワーク作業がきわめて効率良く行なえるようになる。また、リワーク作業時に加熱する温度も低くて済むので、基板などに与えるダメージを最小限にすることができる。
(構成)
図18を参照して、本発明に基づく実施の形態2における半導体パッケージ実装構造について説明する。この半導体パッケージ実装構造は、実施の形態1におけるものとほぼ同じである。ただ、回路基板100上の構成が異なる。
本実施の形態では、外周はんだパッド91は断続的に配置されている。すなわち、外周はんだパッド91に切れ目があるので、この切れ目を利用して配線900を敷設することができる。したがって、基板側はんだボールパッド58からの配線を外部に引き出す際に、回路基板100の内部の配線層だけでなく最上層である表面にも配線900を敷設することが可能となる。これによって、設計の自由度が増すとともに配線層数削減によるコストダウンが可能となる。
(構成)
図19、図20を参照して、本発明に基づく実施の形態3における半導体パッケージ実装構造について説明する。
金は接着剤との接着性が低いことが知られている。金めっきは、室温付近では樹脂部800に対して強固な接着力を保持しているが、120℃を超える温度では、接着力を失なう。したがって、120℃を超えるように加熱処理することによって樹脂部800を構成するダム剤の樹脂は比較的容易に剥離可能となる。したがって、本実施の形態では、溝200の内部にはんだが配置されていなくとも、リワークが容易に行なえる。
(構成)
図21、図22を参照して、本発明に基づく実施の形態4における半導体パッケージ実装構造について説明する。
本実施の形態では、溝がないので、実施の形態1,2に比べて多少劣る可能性があるが、条件によっては、従来技術に比べて優れた効果を奏する。ダム剤としての樹脂部800と回路基板100との接合が、外周はんだコート95を介して行なわれているため、実施の形態1で説明したように加熱を行なえば、樹脂部800を回路基板100から外しやすくなるからである。本実施の形態における効果の有無を確認するために、実験を行なった。
実験にあたり、評価用サンプルを以下のとおり準備した。
試料1 筐体50は、一辺が10mm、高さが2mmのセラミック製である。
試料2 筐体50は、一辺が15mm、高さが4mmのセラミック製である。
試料3 筐体50は、一辺が20mm、高さが6mmのセラミック製である。
Claims (10)
- 半導体素子を収納する半導体パッケージと、
前記半導体パッケージが表面に実装された基板と、
前記半導体パッケージと前記基板との両方に接合するように配置された樹脂部とを備え、
前記基板は、はんだ膜で覆われた基板側はんだコート領域を有し、
前記樹脂部は、前記はんだ膜を介して前記基板側はんだコート領域に接合されている、半導体パッケージ実装構造。 - 前記半導体パッケージは外周側面を有し、前記外周側面には下端まで達するように延びる複数の溝が設けられ、前記複数の溝の内面を覆うように金属膜が形成されており、前記樹脂部は前記外周側面に接している、請求項1に記載の半導体パッケージ実装構造。
- 前記複数の溝の内部空間にはんだが配置された溝内はんだ部を備え、前記樹脂部は前記溝内はんだ部に接する、請求項2に記載の半導体パッケージ実装構造。
- 前記基板側はんだコート領域は、前記基板に対して前記半導体パッケージを投影した領域の周りを取り囲むように環状に連続的に配置されている、請求項1から3のいずれかに記載の半導体パッケージ実装構造。
- 前記基板側はんだコート領域は、前記基板に対して前記半導体パッケージを投影した領域の周りを取り囲むように環状に断続的に配置されている、請求項1から3のいずれかに記載の半導体パッケージ実装構造。
- 下端まで達するように延びる複数の溝が設けられた外周側面を有する半導体パッケージを、はんだとともに台の上に載せて加熱することで、前記複数の溝に前記はんだを這い上がらせる外周側面はんだコート工程と、
基板の表面に前記半導体パッケージを実装すべき領域の周りを取り囲むように基板側はんだコート領域を形成する基板側はんだコート工程と、
前記半導体パッケージを前記基板に表面に実装する実装工程と、
前記実装工程の後に、前記基板側はんだコート領域と前記外周側面とをつなぐように樹脂を供給する樹脂供給工程と、
前記樹脂供給工程の後に、前記樹脂を硬化させる樹脂硬化工程とを含む、半導体パッケージ実装方法。 - 半導体素子を収納し、外周側面を有し、前記外周側面には下端まで達するように延びる複数の溝が設けられ、前記複数の溝の内面を覆うように金属膜が形成され、前記複数の溝の内部空間にはんだが配置された溝内はんだ部を備える、半導体パッケージ。
- 下端まで達するように延びる複数の溝が設けられた外周側面を有する半導体パッケージを、はんだとともに台の上に載せて加熱することで、前記複数の溝に前記はんだを這い上がらせる外周側面はんだコート工程を含む、半導体パッケージの製造方法。
- ボール形電極を介して半導体パッケージを実装するための基板であって、はんだ膜で覆われた領域が、前記半導体パッケージを投影した領域の周りを取り囲むように環状に連続的に配置されている、基板。
- ボール形電極を介して半導体パッケージを実装するための基板であって、はんだ膜で覆われた領域が、前記半導体パッケージを投影した領域の周りを取り囲むように環状に断続的に配置されている、基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004103052A JP4246095B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体パッケージ実装構造および半導体パッケージ実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004103052A JP4246095B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体パッケージ実装構造および半導体パッケージ実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005294311A true JP2005294311A (ja) | 2005-10-20 |
| JP4246095B2 JP4246095B2 (ja) | 2009-04-02 |
Family
ID=35326951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004103052A Expired - Fee Related JP4246095B2 (ja) | 2004-03-31 | 2004-03-31 | 半導体パッケージ実装構造および半導体パッケージ実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4246095B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288075A (ja) * | 2006-04-19 | 2007-11-01 | Nippon Inter Electronics Corp | 半導体装置 |
| JP2009218436A (ja) * | 2008-03-11 | 2009-09-24 | Panasonic Corp | 電子部品の実装構造体とその実装方法およびリペア方法とプリント基板 |
| KR20190049328A (ko) * | 2017-11-01 | 2019-05-09 | 박경화 | 반도체 패키지 재활용 방법 및 재활용 반도체 패키지 |
-
2004
- 2004-03-31 JP JP2004103052A patent/JP4246095B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007288075A (ja) * | 2006-04-19 | 2007-11-01 | Nippon Inter Electronics Corp | 半導体装置 |
| JP2009218436A (ja) * | 2008-03-11 | 2009-09-24 | Panasonic Corp | 電子部品の実装構造体とその実装方法およびリペア方法とプリント基板 |
| KR20190049328A (ko) * | 2017-11-01 | 2019-05-09 | 박경화 | 반도체 패키지 재활용 방법 및 재활용 반도체 패키지 |
| KR101992263B1 (ko) * | 2017-11-01 | 2019-06-25 | 박경화 | 반도체 패키지 재활용 방법 및 재활용 반도체 패키지 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4246095B2 (ja) | 2009-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101996902B (zh) | 半导体器件的制造方法 | |
| CN1331218C (zh) | 半导体装置及其组装方法 | |
| JP3891838B2 (ja) | 半導体装置およびその製造方法 | |
| US6157080A (en) | Semiconductor device using a chip scale package | |
| US4518112A (en) | Process for controlled braze joining of electronic packaging elements | |
| JP4864810B2 (ja) | チップ内蔵基板の製造方法 | |
| JPH04192596A (ja) | 電子部品の表面実装構造 | |
| JP4356581B2 (ja) | 電子部品実装方法 | |
| US20090211798A1 (en) | Pga type wiring board and method of manufacturing the same | |
| TWI463582B (zh) | 具有焊接凸塊之配線基板的製造方法 | |
| JP2010118534A (ja) | 半導体装置およびその製造方法 | |
| JP2007019360A (ja) | 電子部品の実装方法 | |
| JP2001024085A (ja) | 半導体装置 | |
| KR20020044577A (ko) | 개선된 플립-칩 결합 패키지 | |
| JP4051570B2 (ja) | 半導体装置の製造方法 | |
| JPWO2008120564A1 (ja) | 電子部品の実装構造、及び電子部品の実装方法 | |
| JP4246095B2 (ja) | 半導体パッケージ実装構造および半導体パッケージ実装方法 | |
| JP2003152131A (ja) | 中空封着パッケージおよびその製造方法 | |
| JP2005026364A (ja) | 混成集積回路 | |
| JP2000151086A (ja) | プリント回路ユニット及びその製造方法 | |
| CN100543954C (zh) | 被动组件黏着制程方法及被动组件 | |
| JP4285140B2 (ja) | 半導体装置の製造方法 | |
| KR100726242B1 (ko) | 플립칩 실장용 기판의 제조방법 | |
| JP7656826B2 (ja) | 実装基板および実装基板の製造方法 | |
| JP2004288768A (ja) | 多層配線基体の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061129 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081028 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081127 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081224 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090107 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130116 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |