JP2005275980A - レイアウト検証方法及びレイアウト検証プログラム - Google Patents
レイアウト検証方法及びレイアウト検証プログラム Download PDFInfo
- Publication number
- JP2005275980A JP2005275980A JP2004090472A JP2004090472A JP2005275980A JP 2005275980 A JP2005275980 A JP 2005275980A JP 2004090472 A JP2004090472 A JP 2004090472A JP 2004090472 A JP2004090472 A JP 2004090472A JP 2005275980 A JP2005275980 A JP 2005275980A
- Authority
- JP
- Japan
- Prior art keywords
- layout
- semiconductor chip
- data
- circuit
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
【課題】 マルチチップモジュール全体として所定の仕様を満足するようにマルチチップモジュールを構成する第1及び第2の半導体チップについてのレイアウト検証を行えるようにすること。
【解決手段】 本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証方法において、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換し、この変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成し、この1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うことにした。
【選択図】 図4
【解決手段】 本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証方法において、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換し、この変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成し、この1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うことにした。
【選択図】 図4
Description
本発明は、2個の半導体チップを上下に実装したマルチチップモジュールの設計段階で行われるレイアウトの検証方法及び検証プログラムに関するものである。
近年、電子機器の小型・高速・高性能化の要求に伴って、第1の半導体チップの上部に第2の半導体チップを実装した構造を有するマルチチップモジュールが開発されている。
このマルチチップモジュールを設計する場合には、以下に説明するようにして、従来から知られていた方法(たとえば、特許文献1参照。)を用いて個々の半導体チップの設計を行っていた。
まず、第1の半導体チップについて回路設計を行うことによって第1の半導体チップについての回路図データを作成し、この回路図データを用いて回路シミュレーションを行い、設計した第1の半導体チップの回路が所望の特性を有するか否かを確認する。
次に、第1の半導体チップについての回路図データに基づいてレイアウト設計を行うことによって第1の半導体チップについての回路レイアウトデータを作成し、この回路レイアウトデータを用いて配線幅や配線間隔などを確認するDRC(Design Rule Check)を行い、また、回路レイアウトデータと回路図データとを用いて設計したレイアウトが回路図通りに作成されているかを確認するLVS(Layout Versus Schematic)を行い、さらに、回路レイアウトデータから配線抵抗や配線容量を抽出するRC抽出を行った後に、回路レイアウトデータと回路図データとを用いて所定のタイミングで動作するかを確認するSTA(Static Timing Analysis)を行う。
次に、第2の半導体チップについて、上記第1の半導体チップと同様に回路図データを作成した後に、回路レイアウトデータを作成し、これらのデータに基づいてDRC、LVS、STAといったレイアウトの検証を行う。
そして、上記のレイアウトの検証を行った後に、第1及び第2の半導体チップについての回路レイアウトデータに基づいて個々の半導体チップを製造し、その後、第1の半導体チップの上部に第2の半導体チップを実装することでマルチチップモジュールを製造するようにしていた。
特開2003−150663号公報
このように、マルチチップモジュールを設計する場合には、個々の半導体チップについて上記のレイアウト検証を行うだけで、マルチチップモジュール全体としてのレイアウト検証を行っていなかった。
そのため、従来のマルチチップモジュールでは、個々の半導体チップについては所定の仕様を満足するものであったものの、モジュール全体としては所定の仕様を満足しないおそれがあった。
また、モジュール全体として所定の仕様を満足させるためには、個々の半導体チップの仕様を必要以上に厳しく設定しなければならなくなり、個々の半導体チップの製造歩留まりが低減してしまうおそれがあった。
そこで、請求項1に係る本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証方法において、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換し、この変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成し、この1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うことにした。
また、請求項2に係る本発明では、前記請求項1に係る本発明において、前記接続データは、前記第1の半導体チップと前記第2の半導体チップとの接続方法に対応したデータを用いることにした。
また、請求項3に係る本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証プログラムにおいて、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換するレイアウト変換ステップと、変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成するレイアウトデータ形成ステップと、1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うレイアウト検証ステップとを有することにした。
そして、本発明では、以下に記載する効果を奏する。
すなわち、請求項1に係る本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証方法において、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換し、この変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成し、この1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うことにしているために、個々の半導体チップの仕様を必要以上に厳しく設定しておかなくても、マルチチップモジュール全体として所定の仕様を満足するものを容易に設計することができる。
また、請求項2に係る本発明では、接続データとして第1の半導体チップと第2の半導体チップとの接続方法に対応したデータを用いることにしているために、実際に製造するマルチチップモジュールと合致したレイアウト検証を行うことができる。
また、請求項3に係る本発明では、第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証プログラムにおいて、前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換するレイアウト変換ステップと、変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成するレイアウトデータ形成ステップと、1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うレイアウト検証ステップとを有しているために、このレイアウト検証プログラムを用いてマルチチップモジュールの設計を行うことで、個々の半導体チップの仕様を必要以上に厳しく設定しておかなくても、マルチチップモジュール全体として所定の仕様を満足するものを容易に設計することができる。
以下に本発明に係るマルチチップモジュールのレイアウト検証方法及びそのプログラムについて図面を参照しながら具体的に説明する。
図1は、本発明に係るレイアウト検証を行う対象となるマルチチップモジュールMの外観を示した図である。
マルチチップモジュールMは、図1に示すように、第1の半導体チップとしてのベアチップ1,2を第2の半導体チップとしてのベースチップ3の上部に実装し、これらのベアチップ1,2とベースチップ3とを半田ボールや金線などの各種の接続方法を用いて接続したものである。
このマルチチップモジュールMを設計する際には、以下に説明するレイアウト検証プログラムを用いてレイアウトの検証を行う(図2〜図4参照。)。なお、以下に説明するレイアウト検証プログラムは、専用の検証装置のプログラムであってもよく、また、汎用のコンピュータに実行させるプログラムであってもよい。
まず、ベアチップ1,2及びベースチップ3についての回路設計を行うことによって回路図データSD1〜SD3を作成し、これらの回路図データSD1〜SD3を相互に接続した回路図データSD4を生成しておく。
次に、回路図データSD1に基づいてベアチップ1についてのレイアウト設計を行うことによって、ベアチップ1についての回路レイアウトデータLD1を作成する(図3(a))。その際には、回路レイアウトデータLD1中のレイアウト層の第1層〜第5層を用いて所定位置にベアチップ1のレイアウトを配置する。
また、回路図データSD2に基づいてベアチップ2についてのレイアウト設計を行い、ベアチップ2についての回路レイアウトデータLD2を作成する(図3(a))。その際には、回路レイアウトデータLD2中のレイアウト層の第1層〜第5層を用いて所定位置にベアチップ2のレイアウトを配置する。
また、回路図データSD3に基づいてベースチップ3についてのレイアウト設計を行い、ベースチップ3についての回路レイアウトデータLD3を作成する(図3(a))。その際には、回路レイアウトデータLD3中のレイアウト層の第3層〜第5層を用いて所定位置にベースチップ3のレイアウトを配置する。
次に、ベースチップ3についての回路レイアウトデータLD3で使用するレイアウト層(ここでは、第3層〜第5層)をベアチップ1,2についての回路レイアウトデータLD1,LD2で使用をしていないレイアウト層(たとえば、第6層〜第8層)に変換した回路レイアウトデータLD4を作成する(図3(b))。
これにより、ベースチップ3についての回路レイアウトデータLD3で使用するレイアウト層をベアチップ1,2についての回路レイアウトデータLD1,LD2で未使用のレイアウト層に変換している(レイアウト変換ステップS1)。
次に、上記作業で作成した回路レイアウトデータLD1,LD2,LD4を合成して1個の回路レイアウトデータLD5を作成する(図3(c))。
この合成は、各回路レイアウトデータLD1,LD2,LD4の位置情報やレイアウト層などを参酌して所定の位置及び層にレイアウトのデータが作成されるようにしている。
次に、レイアウト層の第5層と第6層とを接続する接続データLD6を作成し、この接続データLD6を回路レイアウトデータLD5に含ませておく(図3(d))。
この接続データLD6は、ベースチップ3とベアチップ1,2とを接続する方法(たとえば、半田ボールや金線など)に応じて、配線長、配線抵抗、配線容量などの特性値を決定する。
以上の作業によって、ベアチップ1,2についての回路レイアウトデータと、ベアチップ1,2で未使用のレイアウト層(ここでは、第6層〜第8層)に形成したベースチップ3についての回路レイアウトデータと、ベアチップ1,2とベースチップ3とを接続する接続データLD6とによって1個のマルチチップモジュールMとしての回路レイアウトデータLD5を形成する(レイアウトデータ形成ステップS2)。
次に、この1個のマルチチップモジュールMについての回路レイアウトデータLD5と予め作成した回路図データSD4とを用いて、配線幅や配線間隔などを確認するDRC(Design Rule Check)や、設計したレイアウトが回路図通りに作成されているかを確認するLVS(Layout Versus Schematic)や、さらには、配線抵抗や配線容量を抽出するRC抽出を行った後に所定のタイミングで動作するかを確認するSTA(Static Timing Analysis)といった各種のレイアウト検証を行う(レイアウト検証ステップS3)。
そして、上記のレイアウト検証を行った結果、マルチチップモジュールMが所定の仕様を満足しない場合には、ベアチップ1,2又はベースチップ3のレイアウト設計を再度行う。
そして、レイアウト検証を行った結果、マルチチップモジュールMが所定の仕様を満足する場合には、ベアチップ1、ベアチップ2、及びベースチップ3の回路レイアウトデータLD1〜LD3を用いてベアチップ1,2及びベースチップ3をそれぞれ製造し、その後、ベースチップ3にベアチップ1,2を実装することでマルチチップモジュールMを製造する。
このように、本発明では、第1の半導体チップ(ベアチップ1,2)及び第2の半導体チップ(ベースチップ3)についての回路レイアウトデータLD1〜LD3に基づいて1個のマルチチップモジュールMについての回路レイアウトデータLD5を作成し、この1個のマルチチップモジュールMについての回路レイアウトデータLD5に対してレイアウトの検証を行っているために、個々の半導体チップ(ベアチップ1,2、ベースチップ3)の仕様を必要以上に厳しく設定しておかなくても、マルチチップモジュールM全体として所定の仕様を満足するものを容易に設計することができる。
特に、接続データLD6として第1の半導体チップ(ベアチップ1,2)と第2の半導体チップ(ベースチップ3)との接続方法に対応したデータを用いた場合には、実際に製造するマルチチップモジュールMと合致したレイアウト検証を行うことができる。
M マルチチップモジュール
1,2 ベアチップ
3 ベースチップ
LD1〜LD5 回路レイアウトデータ
LD6 接続データ
SD1〜SD4 回路図データ
1,2 ベアチップ
3 ベースチップ
LD1〜LD5 回路レイアウトデータ
LD6 接続データ
SD1〜SD4 回路図データ
Claims (3)
- 第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証方法において、
前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換し、この変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成し、この1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うことを特徴とするレイアウト検証方法。 - 前記接続データは、前記第1の半導体チップと前記第2の半導体チップとの接続方法に対応したデータを用いることを特徴とする請求項1に記載のレイアウト検証方法。
- 第1の半導体チップと第2の半導体チップとを上下に実装したマルチチップモジュールに対してレイアウトの検証を行うレイアウト検証プログラムにおいて、
前記第2の半導体チップについての回路レイアウトデータで使用するレイアウト層を前記第1の半導体チップについての回路レイアウトデータで未使用のレイアウト層に変換するレイアウト変換ステップと、
変換後の第2の半導体チップについての回路レイアウトデータと、前記第1の半導体チップについての回路レイアウトデータと、前記第1の半導体チップと前記第2の半導体チップとを接続する接続データとによって1個のマルチチップモジュールとしての回路レイアウトデータを形成するレイアウトデータ形成ステップと、
1個のマルチチップモジュールについての回路レイアウトデータに対してレイアウトの検証を行うレイアウト検証ステップと、
を有することを特徴とするレイアウト検証プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004090472A JP2005275980A (ja) | 2004-03-25 | 2004-03-25 | レイアウト検証方法及びレイアウト検証プログラム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004090472A JP2005275980A (ja) | 2004-03-25 | 2004-03-25 | レイアウト検証方法及びレイアウト検証プログラム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005275980A true JP2005275980A (ja) | 2005-10-06 |
Family
ID=35175568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004090472A Pending JP2005275980A (ja) | 2004-03-25 | 2004-03-25 | レイアウト検証方法及びレイアウト検証プログラム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005275980A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015132870A (ja) * | 2014-01-09 | 2015-07-23 | 富士通株式会社 | レイアウト検証方法、検証用レイアウトデータの作成方法、レイアウト検証プログラム、及び、検証用レイアウトデータ作成プログラム |
-
2004
- 2004-03-25 JP JP2004090472A patent/JP2005275980A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015132870A (ja) * | 2014-01-09 | 2015-07-23 | 富士通株式会社 | レイアウト検証方法、検証用レイアウトデータの作成方法、レイアウト検証プログラム、及び、検証用レイアウトデータ作成プログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9349708B2 (en) | Chip stacked package structure and electronic device | |
US9642259B2 (en) | Embedded bridge structure in a substrate | |
US8522186B2 (en) | Method and apparatus of an integrated circuit | |
CN100428251C (zh) | 再使用现有光罩设计的晶片封装设计方法 | |
US9583433B2 (en) | Integrated device package comprising conductive sheet configured as an inductor in an encapsulation layer | |
JP4275032B2 (ja) | 回路基板の設計方法 | |
JP2007286691A (ja) | 集積回路設計装置 | |
TW202042362A (zh) | 包含以一第一方向對齊之第一焊點互連件及以一第二方向對齊之第二焊點互連件之裝置 | |
US20060175693A1 (en) | Systems, methods, and apparatus for generating ball-out matrix configuration output for a flex circuit | |
US7107561B2 (en) | Method of sizing via arrays and interconnects to reduce routing congestion in flip chip integrated circuits | |
JP2007266492A (ja) | パッケージ基板の製造方法及びパッケージ基板 | |
JP2005275980A (ja) | レイアウト検証方法及びレイアウト検証プログラム | |
KR20180111840A (ko) | 집적 회로(ic) 패키지들 사이의 플렉시블 커넥터를 포함하는 통합 디바이스 | |
KR20150000951A (ko) | 전원 공급 네트워크 설계 방법 | |
JP6174488B2 (ja) | 集積回路、パッケージ設計および検証のサイクル時間を最適化し、短縮する方法 | |
JP2005275981A (ja) | レイアウト検証方法及びレイアウト検証プログラム | |
US20100229139A1 (en) | System and method for designing semiconductor integrated circuit | |
KR101629470B1 (ko) | 전력용 반도체 모듈의 조립방법 및 이를 이용하여 제조된 전력용 반도체 모듈 | |
JP2021185621A (ja) | 電子デバイス | |
US9941208B1 (en) | Substrate structure and manufacturing method thereof | |
JP2005123569A (ja) | ウエハの印刷配線基板への実装方法 | |
CN100397402C (zh) | 准无环过孔方法 | |
JP4523290B2 (ja) | セルレイアウト、半導体集積回路装置、半導体集積回路の設計方法並びに半導体集積回路の半導体製造方法 | |
WO2003049183A2 (en) | Optimum power and ground bump pad and bump patterns for flip chip packaging | |
JP2005285295A (ja) | 半導体装置 |