CN100428251C - 再使用现有光罩设计的晶片封装设计方法 - Google Patents
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- 238000013461 design Methods 0.000 title claims abstract description 180
- 238000000034 method Methods 0.000 title claims abstract description 70
- 239000002184 metal Substances 0.000 claims description 38
- 238000002898 library design Methods 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 description 19
- 238000005538 encapsulation Methods 0.000 description 19
- 238000010276 construction Methods 0.000 description 17
- 230000008569 process Effects 0.000 description 14
- 239000000758 substrate Substances 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000005476 soldering Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- 238000004458 analytical method Methods 0.000 description 4
- 239000004519 grease Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000012938 design process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 238000010606 normalization Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 150000002118 epoxides Chemical class 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 125000000962 organic group Chemical group 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000003351 stiffener Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract
本发明提供一种再使用现有光罩设计的晶片封装设计方法,具体涉及一种再使用工具设计库中的光罩设计的晶片封装设计方法。该方法包括分析晶片的一或多个输出/入凸块区域,依据预先决定的印刷电路板来分析用以承载晶片的封装座的一或多个焊接金属球区域,以及通过使用包含一或多个再使用的现有光罩设计的工具设计库,利用一或多个电路设计自动化工具设计出承载晶片的封装座,其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将晶片连接至印刷电路板时,则重新设计封装座的至少一个客制化连接层,而不须为封装座重新产生完整的全新光罩。可减少硅制造设计及封装布线设计限制之间的整合成本。
Description
技术领域
此发明关联于一种半导体产晶片设计技术,特别是一种透过沟道导向流(channel-driven flow)来再利用倒装法封装(flipchip package)设计的方法。
背景技术
近来由于对更小、更快及更便宜的电子装置的需求趋增,半导体产业于晶片设计上持续发展更新时代的技术。本领域技术人员皆知,半导体产业已历经各式各样打线(wire bonding)及倒装法(clip chip)的技术时代。由于倒装法技术可达到高速的输出入(I/O)效能及高速的时脉(clock speed),所以,以速度为关键的电子装置上,越来越多设计者使用倒装法技术来发展。近来,为数众多的微处理器(microprocessors)与高阶数字信号处理器(high-end digital signal processors)皆使用到倒装法技术。
在90纳米技术时代之前,于要求高密度输出入(>800)或高功率(>5W)的电子装置上,倒装法封装技术是较不昂贵的选择,这是由于诸装置所需的设计为最小数目的路由层(routinglayers)与整合解决方案(integrated solutions)。然而,近日的设计需要多个的路由层(routing layers)与整合性散热解决方案(integrated thermal solutions),使得封装成本甚至等于硅制造本身成本。因此,若设计不恰当,集成电路会导致采用更昂贵的封装解决方案,诸如额外的路由层或更精细的设计规则等设计。所以,不能在晶片设计过程的最后,再来考量封装设计。硅制造与封装成本之间关系的细微变化成为主要考量点。
除此之外,当技术转移至较小光罩组及倒装法基底(flip chipsubstrates)时,若硅制造设计或基底设计上发生错误,会大幅增加了光罩组成本及使用机台的费用。因此,应及早发觉硅制造及封装间的相互关系。
基于上述观点,需要一种倒装法设计技术来降低硅制造设计及封装设计限制之间的整合成本。
发明内容
基于以上所述限制,于后将提供一种方法,用以减少硅制造设计及封装布线设计限制之间的整合成本。将封装基底的标准化层进行些微的设计修改后,可使单一的封装座应用于多个晶片设计布线上。
本发明提供一种再使用现有光罩设计的晶片封装设计方法,包括分析晶片的一或多个输出/入凸块区域,依据预先决定的印刷电路板来分析用以承载晶片的封装座的一或多个焊接金属球区域,以及通过使用一或多个设计参数来搜寻包含一或多个再使用的现有光罩设计的工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,并利用一或多个电路设计自动化工具布置上述输出/入凸块区域与上述焊接金属球区域间的一最佳连接关系,上述电路设计自动化工具更根据上述最佳连接关系设计出承载晶片的封装座,其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将晶片连接至印刷电路板时,则重新设计封装座的至少一个客制化连接层,而不须为封装座重新产生完整的全新光罩。
本发明所述的再使用现有光罩设计的晶片封装设计方法,上述设计参数更包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型。
本发明所述的再使用现有光罩设计的晶片封装设计方法,上述封装座更包括带有标准化连接图案的一或多个标准化连接层,上述标准化连接层用以完成从上述客制化连接层至上述焊接金属球区域的路由信号的连接。
本发明所述的再使用现有光罩设计的晶片封装设计方法,上述客制化连接层更包括一或多个信号路由层,用以建立上述凸块区域与上述标准化连接层之间的连接。
本发明还提供一种再使用现有光罩设计的晶片封装设计方法,该方法包括:分析一晶片的一或多个输出/入凸块区域;依据一预先决定的印刷电路板来分析用以承载上述晶片的一封装座的一或多个焊接金属球区域;利用一或多个电路设计自动化工具布置出上述输出/入凸块区域至上述焊接金属球区域间的一最佳连接关系;以及通过使用设计参数来搜寻包含一或多个再使用的现有光罩设计的一工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,上述电路设计自动化工具依据上述最佳连接关系设计出驱导上述晶片的上述封装座,上述设计参数包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型,以及其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将上述晶片连接至上述印刷电路板时,则重新设计上述封装座的至少一个客制化连接层,而不须为上述封装座重新产生完整的全新光罩。
本发明所述的再使用现有光罩设计的晶片封装设计方法,于设计步骤中更包括使用一或多个设计参数来搜寻上述工具设计库以找出一具匹配性的封装座设计的一或多个光罩设计。
本发明所述的再使用现有光罩设计的晶片封装设计方法,该方法包括:分析一晶片的一或多个输出/入凸块区域;依据一预先决定的印刷电路板来分析用以承载上述晶片的一封装座的一或多个焊接金属球区域;利用一或多个电路设计自动化工具布置出上述输出/入凸块区域至上述焊接金属球区域间的一最佳连接关系;以及通过使用设计参数来搜寻包含一或多个再使用的现有光罩设计的一工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,上述电路设计自动化工具依据上述最佳连接关系设计出承载上述晶片的上述封装座,其中,上述设计参数包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型,其中,上述封装座更包括至少一个客制化连接层与带有标准化连接图案的一或多个标准化连接层,上述标准化连接层用以完成从上述客制化连接层至上述焊接金属球区域的路由信号的连接,以及其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将上述晶片连接至上述印刷电路板时,则重新设计上述封装座的至少一个客制化连接层,而不须为上述封装座重新产生完整的全新光罩。
本发明所述再使用现有光罩设计的晶片封装设计方法,可减少硅制造设计及封装布线设计限制之间的整合成本。将封装基底的标准化层进行些微的设计修改后,可使单一的封装座应用于多个晶片设计布线上。
附图说明
图1是表示应用于本发明实施例的倒装法封装剖面图;
图2是晶片设计、封装及印刷电路板设计的传统作业程序的流程图;
图3是为依据本发明实施例的具沟道导向特性的流程;
图4是为依据本发明实施例的平坦扇输出封装座实际操作的剖面图。
具体实施方式
图1是表示应用于本发明实施例的倒装法封装100的剖面图。传统的设计典型上有两个主要零件:晶粒102及封装座104。晶粒102内含用以处理数据或/及信号时所需要的电子元件。封装座104提供晶粒102一个支撑。输出/入端口位于晶粒102的底部,透过位于封装座104顶部的多个焊接凸块106连接于封装座104。这些凸块透过一系列的薄导电层与接触插塞导引至封装座。位于封装座104外的输出/入端口透过多个焊接金属球108,提供于封装座104外的装置的存取作业。使用倒装法底胶(underfill)110来确保从晶粒102中的焊接凸块106可稳定连接至封装座104。倒装法底胶110的作用为环氧化物(epoxy),用以将焊接凸块胶合于封装座104。此外,倒装法底胶110为一充实的填充料以及避免焊接凸块106与封装座104之间产生汽泡。封装座104可加入其他元件,以保护晶粒102不受损害。此类的元件包括散射片(heat spreader)112及多个加强板(stiffeners)114。
为防止晶粒102过热,于晶粒上的表面包覆一层非导电散热膏(non-conductive thermal grease)116。散热膏116亦连接于散射片112,借以将热传导至空气中。加强板114环绕着晶粒102用以避免晶粒102受到挤压。上述的元件为提供倒装法封装的基础。
图2是晶片设计、封装及印刷电路板布线(PCB layouts)的传统作业程序的流程图200。如步骤202,设计出晶片平面设计图(chip floorplan)。于此步骤中,晶片设计软件提供许多信息,诸如功能区块(functional blocks)、输出/入区块数量、晶片大小及深宽比(aspect ratio)、预设电压的可容忍范围(voltagebudgets)、预设的可容忍时脉偏移范围(clock skew budgets)、预设的可容忍噪声范围(noise budget)以及存取时序规范(accesstiming requirements)。基本上,晶片平面设计图提供重要的基础,而其余较不重要的需求于后续阶段提供。如步骤204,晶片的输出/入端口焊垫(I/O solder pads)的设置,需要考量一或多个封装因素,包括输出/入端口焊垫的列设置(I/O pad cellplacements)、列数(cell rows)、间距(spacing)、电源网格(powergrids)、时脉分布(clock distribution)等等。这些信息接着传送至步骤206,用以设计出线路重布(redistribution layer,RDL)。线路重布透过一个专属层(dedicated layer)将重要元件连接在一起。若晶粒输出/入没有类似于封装凸块的设置时,则该专属层是必要的。详细而言,专属层是元件至元件间的信号路径,元件的连接关系,以及输出/入端口缓冲垫(buffer pads)至晶粒凸块位置的重新路由设计。如步骤208,设计出晶片的凸块图案(bump pattern)。一般而言,晶片的凸块与步骤204的晶片的输出/入端口设置相吻合,但更多的电源线及接地线也必须使封装座可透过这些凸块来使用。一个基本的晶片输出/入的图案包含一个四万格(square grid),其方格中含有数以千计的脚位(pins)。步骤202至208的组成一个晶片布线设计(chip layout design)流程210。
封装设计流程216提供如步骤212至214所示的封装座设计过程。如步骤212,设计封装堆叠结构(package layer stack)。该堆叠结构包括封装座上的凸块区域、倒装法逸出路由(escaperouting)、封装线路重布层、封装路由层及最后于封装座上的金属球设置。例如,大小为37.5mm乘37.5mm的范例封装座带有1292个金属球,并且层推叠为3+4+3建立起的有机基底。如步骤214,设计出封装座导线路由(package wire routing)。更确切地说,为设计出导体连接层(conductor-via layers)。该层连接起数以千计的晶片输出/入端口至封装座的焊接凸块。此步骤会造成不同晶片的不相容情况(incompatibilities)。该层越复杂则越拖长封装作业的完成时间并且越增加成本。
印刷电路板(PC board,PCB)设计流程224提供如步骤218至222所示的印刷电路板设计过程。该流程224用以整合包括多个晶片封装座及分离的电子元件的电性元件。如步骤218,设计出印刷电路板的设置及路由(place and route,P&R)。设计出设置及路由让电性元件的布置能符合最佳效能的设计要求。如步骤220,于印刷电路板上布置连线(wire escapes)。该连线包括于印刷电路板上的元件间的连接及所有用以动作的电流或电压需求。如步骤222,设计出球栅阵列(ball grid array,BGA)的球形输出端。该步骤牵涉到印刷电路板所要求的一定总数的焊接点位置,更重要的是牵涉到晶片封装座的设置。流程210、216及224必须接续性地传递信息,以确保妥当设计及规划集成电路、封装座及印刷电路板间的连接。然而,就传统流程200的缺点而言,其只能针对特定的晶片布线及印刷电路板布线设计出一个特定封装座。虽然此客制化设计可行,但却导致较高的设计成本。
图3为依据本发明实施例的具沟道导向(channel-driven)特性的流程300。图4为依据本发明实施例的平坦扇输出封装座实际操作的剖面图400。本领域技术人员皆知道,可收集现有的封装基底的加工光罩(tooling masks)来建立起工具数据库/设计库(databases/library),其可包括电源线/接地线层的光罩、各种金属球图案、各种凸块图案、焊接光罩层等等,其更可以多个设计变量(design variables)加以分类,设计变量诸如封装/基底大小、晶片大小、凸块间距(bump pitch)、金属球间距(ballpitch)、电源线/接地线层输出/入的最大数目、焊接金属球总数、凸块总数等等。有了该数据库,当需要进行一个新设计时,可搜寻数据库来建立一个新封装座的草图。使用此类设计工具,可达到输出/入脚位、凸块、以及透过一或多个信号路由层(亦即沟道导向流)连接至焊接金属球的所有沟道的最佳化布局及设置规划。
如步骤302,分析晶片中的设置及路由(P&R)上的输出/入设置。更确切地说,此为分析连接至路由层的最上层的晶片焊接凸块位置。于较佳的实施例中,该分析的执行,首先透过建立元件与相应的连接的最少一个网表(netlist)。此分析有助于脚位的布局与设置,以及决定放置晶片所需的最小化封装座的大小。
如步骤304,分析封装焊接金属球的位置以符合印刷电路板的设计。由于焊接金属球连接封装座(其中有晶片)及电路板,可检验相容性因素,包括脚位的数目、脚位阵列的图案、脚位之间的距离、以及电源线与接地线排列。如步骤302及304,辨认出晶片输出/入凸块位置及焊接金属球位置的最佳连接关系。电路设计自动化(EDA)工具有助于辨认或修改该关系。
如步骤306,由步骤302及304所建立的网表,由一个电路设计自动化(electronic design automation,EDA)工具所使用,电路设计自动化工具能透过连接封装层的连接情形,自动化地产生从金属球至凸块,或从凸块至金属球的沟道导向设置。当设计此类的沟道导向连接设置时,于步骤308中会依据设计参数来搜寻工具数据库/设计库,以选择一些现有的基底加工光罩来使用。此公开(open)的工具设计库包括晶片制造规格或设计参数的细节,设计参数诸如基底大小、晶片大小、凸块间距、金属球间距及如上述的层对应(layer mapping)。若可使用现有的光罩,于步骤310中检验封装设计的客制化连接层光罩相容性,以决定一些客制化路由是否已完成设计。显而易见地,若工具设计库内的现有光罩设计与新晶片设计间找到太多歧异(discrepancies),则其中的晶粒、封装座及印刷电路板布线将大不相容,可能需要其它解决方案来设计晶片封装。
如步骤312,若必须生产一或多个新光罩,则善加利用公开的工具设计库可避免从头开始设计新光罩。由于客制化连接层路由上只需要较少的新信号路由层,减少了加工成本。为满足相容性的要求,可能需要完成诸如最短导线路由(minor wire routing)的修改。其将在导线路由客制化连接层(wire routing customconnection layer)进行大量修改。当封装连接层满足新晶片布线的要求时,如步骤314,完成封装座基底设计,并且此封装座基底设计会使用于晶片整合及制造中。
如图4所示,一或多个连接层位于封装座来监控晶粒并且将晶粒凸块所发出的信号传送至焊接金属球。一般而言,在这些连接层中,至少有一个客制化连接层(例如连接层401),其可包括一或多个信号层406及408,信号层中的信号路由,可从一特定凸块至一特定位置设置起电性连接,此特定位置进一步地连接至较低连接层的连接沟道。
为减少调整一个封装座的连接层的必要时间,封装座的较低连接层通常为标准化设计,诸如标准化连接层407及409。于这些标准化连接层中,诸如接触孔(via)、金属接点(metal contact)或者是任一种水平或垂直导线连接机制(horizontal or verticalwire connection mechanisms)的连接沟道皆为标准化图案。为了于晶粒凸块及封装座焊接金属球间建立起连接,并且避免不必要的导线穿过封装座基底,晶粒凸块的路由透过客制化连接层401来排列并且放置接触于标准连接层407上的标准连接点,晶粒凸块可更透过标准化连接层409连接至焊接金属球。一旦完成客制化及标准化连接层的路由,则指派金属球及凸块间的相互关联顺序。于封装座上,符合标准化的元件并不仅限用于标准化连接层,其亦可包括多个的晶片凸块接点402、通用接触孔及路由层、接地线层404以及多个的封装座金属球410。如图所示,406及408层并非标准化层,并且需以新生产之一或多个光罩来建立。但其他层的光罩可以再使用以前所设计的光罩。
总而言之,本发明的揭露允许设计工程师决定封装层需作何种修改,更确切地说,哪些层需要修改。通过提供足够的可再利用的封装座布线,由于再使用现有的光罩,使得不需要建立起皆全新的光罩,因而大幅降低成本。于此同时,也建立起决定非相容性的机制,更进一步地节省处理成本。
本发明提供一种方法,用以减少晶片及封装座布线设计限制间的整合成本。通过标准化封装基底的光罩层,一个单一的封装座设计自然而然可用于多个晶片设计布线。封装座光罩的标准化可减少层的调整设计,因而于降低成本及加快封装座基底设计上有显著效果。
虽然本发明已通过较佳实施例说明如上,但该较佳实施例并非用以限定本发明。本领域的技术人员,在不脱离本发明的精神和范围内,应有能力对该较佳实施例做出各种更改和补充,因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下:
100:倒装法封装
102:晶粒
104:封装座
106:焊接凸块
108:焊接金属球
110:倒装法底胶
112:散射片
114:加强板
116:非导电散热膏
200:完整作业程序的流程图
202:晶片平面设计图设计步骤
204:晶片的输出/入端口焊垫的设置设计步骤
206:线路重布设计步骤
208:晶片的凸块图案设计步骤
210:晶片布线设计流程
212:封装堆叠结构设计步骤
214:封装座导线路由设计步骤
216:封装设计流程
218:印刷电路板的设置及路由设计步骤
220:印刷电路板上布置连线设计步骤
222:球栅阵列的球形输出端设计步骤
224:印刷电路板设计流程
300:具沟道导向特性的流程
302:晶片中的设置及路由上的输出/入设置分析步骤
304:封装焊接金属球的位置分析步骤
306:沟道导向设置设计步骤
308:工具数据库/设计库搜寻步骤
310:封装设计的客制化连接层光罩相容性检验步骤
312:新光罩设计步骤
314:新封装座基底设计步骤
400:平坦扇输出封装座实际操作的剖面图
401:连接层
402:晶片凸块接点
404:通用接触孔及路由层、接地线层
406、408:信号层
407、409:标准化连接层
410:封装座金属球
Claims (7)
1.一种再使用现有光罩设计的晶片封装设计方法,其特征在于,该方法包括:
分析一晶片的一或多个输出/入凸块区域;
依据一预先决定的印刷电路板来分析用以承载上述晶片的一封装座的一或多个焊接金属球区域;以及
通过使用一或多个设计参数来搜寻包含一或多个再使用的现有光罩设计的一工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,并利用一或多个电路设计自动化工具布置上述输出/入凸块区域与上述焊接金属球区域间的一最佳连接关系,上述电路设计自动化工具更根据上述最佳连接关系设计出承载上述晶片的上述封装座,以及
其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将上述晶片连接至上述印刷电路板时,则重新设计上述封装座的至少一个客制化连接层,而不须为上述封装座重新产生完整的全新光罩。
2.根据权利要求1所述的再使用现有光罩设计的晶片封装设计方法,其特征在于,上述设计参数更包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型。
3.根据权利要求1所述的再使用现有光罩设计的晶片封装设计方法,其特征在于,上述封装座更包括带有标准化连接图案的一或多个标准化连接层,上述标准化连接层用以完成从上述客制化连接层至上述焊接金属球区域的路由信号的连接。
4.根据权利要求3所述的再使用现有光罩设计的晶片封装设计方法,其特征在于,上述客制化连接层更包括一或多个信号路由层,用以建立上述凸块区域与上述标准化连接层之间的连接。
5.一种再使用现有光罩设计的晶片封装设计方法,其特征在于,该方法包括:
分析一晶片的一或多个输出/入凸块区域;
依据一预先决定的印刷电路板来分析用以承载上述晶片的一封装座的一或多个焊接金属球区域;
利用一或多个电路设计自动化工具布置出上述输出/入凸块区域至上述焊接金属球区域间的一最佳连接关系;以及
通过使用设计参数来搜寻包含一或多个再使用的现有光罩设计的一工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,上述电路设计自动化工具依据上述最佳连接关系设计出驱导上述晶片的上述封装座,
上述设计参数包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型,以及
其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将上述晶片连接至上述印刷电路板时,则重新设计上述封装座的至少一个客制化连接层,而不须为上述封装座重新产生完整的全新光罩。
6.根据权利要求5所述的再使用现有光罩设计的晶片封装设计方法,其特征在于,于设计步骤中更包括使用一或多个设计参数来搜寻上述工具设计库以找出一具匹配性的封装座设计的一或多个光罩设计。
7.一种再使用现有光罩设计的晶片封装设计方法,其特征在于,该方法包括:
分析一晶片的一或多个输出/入凸块区域;
依据一预先决定的印刷电路板来分析用以承载上述晶片的一封装座的一或多个焊接金属球区域;
利用一或多个电路设计自动化工具布置出上述输出/入凸块区域至上述焊接金属球区域间的一最佳连接关系;以及
通过使用设计参数来搜寻包含一或多个再使用的现有光罩设计的一工具设计库,以找出一具匹配性的封装座设计的一或多个光罩设计,上述电路设计自动化工具依据上述最佳连接关系设计出承载上述晶片的上述封装座,
其中,上述设计参数包括晶片大小、封装座大小、凸块间距、凸块总数、焊接金属球间距、焊接金属球总数以及电源线与接地线层的数目及其类型,
其中,上述封装座更包括至少一个客制化连接层与带有标准化连接图案的一或多个标准化连接层,上述标准化连接层用以完成从上述客制化连接层至上述焊接金属球区域的路由信号的连接,以及
其中,当使用一或多个现有的光罩设计设计上述封装座时,且若需要将上述晶片连接至上述印刷电路板时,则重新设计上述封装座的至少一个客制化连接层,而不须为上述封装座重新产生完整的全新光罩。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/078,781 US7216324B2 (en) | 2005-03-11 | 2005-03-11 | Method for designing chip package by re-using existing mask designs |
US11/078,781 | 2005-03-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1831831A CN1831831A (zh) | 2006-09-13 |
CN100428251C true CN100428251C (zh) | 2008-10-22 |
Family
ID=36994125
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB2006100578996A Expired - Fee Related CN100428251C (zh) | 2005-03-11 | 2006-03-03 | 再使用现有光罩设计的晶片封装设计方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7216324B2 (zh) |
CN (1) | CN100428251C (zh) |
TW (1) | TWI308282B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007335511A (ja) * | 2006-06-13 | 2007-12-27 | Fujitsu Ltd | 半導体集積回路装置の設計方法、半導体集積回路装置およびその製造方法 |
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US8539417B2 (en) | 2011-05-02 | 2013-09-17 | International Business Machines Corporation | Generating physical designs for electronic circuit boards |
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US9204543B2 (en) | 2013-12-03 | 2015-12-01 | Infineon Technologies Ag | Integrated IC package |
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-
2005
- 2005-03-11 US US11/078,781 patent/US7216324B2/en not_active Expired - Fee Related
-
2006
- 2006-02-16 TW TW095105202A patent/TWI308282B/zh not_active IP Right Cessation
- 2006-03-03 CN CNB2006100578996A patent/CN100428251C/zh not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
TW200632707A (en) | 2006-09-16 |
CN1831831A (zh) | 2006-09-13 |
US20060214307A1 (en) | 2006-09-28 |
US7216324B2 (en) | 2007-05-08 |
TWI308282B (en) | 2009-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20081022 |