JP2005262661A - 印刷ヘッド駆動回路 - Google Patents

Abstract

【課題】 電源の立ち上がり時に、印刷ヘッドが誤動作するのを防止することが可能な印刷ヘッド駆動回路を提供する。
【解決手段】 42V主電源１の立ち上がり時に、42V主電源１からの電流によってＺＤ_２３１のＶＺ_２が3.3Vに達した時点でＴＲ３３が導通する。ＴＲ３３（のエミッタ端子）からロジック回路１５に2.7Vの電圧が出力される。その後、スイッチングレギュレータ３が立ち上がると、スイッチングレギュレータ３からＴＲ３９を通じて3.3Vの電圧が出力され、それによりＴＲ３３のVbeが0.6Vでなくなると、ＴＲ３３は非導通になる。これにより、本来の電源であるスイッチングレギュレータ３からＴＲ３９を通じて出力される3.3Vの電圧が、ロジック回路１５の駆動電圧としてロジック回路１５に供給される。
【選択図】 図４

Description

本発明は、印刷ヘッドの各部を駆動するための駆動回路に関する。

従来、駆動すべき圧力発生素子（ピエゾ素子）の数が変動しても、ノズル開口からインクを安定的に吐出することができるようにすることを目的とした印刷ヘッドの駆動回路が提案されている。この印刷ヘッド駆動回路では、駆動信号出力回路においてダーリントン接続されたトランジスタのうち、後段のトランジスタのベースに対して、第１及び第２のスイッチング速度補正回路から補正電位印加用端子を介して所定の電位（補正電位）を印加して、後段のトランジスタのベースに対する電荷の補助的な注入或いは該ベースからの電荷の補助的な流出を行うことが可能である。その結果、補正電位印加用端子に印加した電位によって後段のトランジスタのスイッチング速度を任意に補正することが可能になる（例えば特許文献１参照）。

特開2000-211126号公報

ところで、印刷ヘッドでは、駆動電圧生成回路からの出力電圧（台形波の直流電圧）が、ノズルの駆動電圧としてノズルセレクタを通じて複数本配置されている各ノズルのピエゾ素子に、選択的に供給される。しかし、ノズルセレクタや、該ノズルセレクタに制御信号を出力するロジック回路等はＩＣ化されており、しかも、ノズルセレクタとロジック回路とでは、例えば前者が36V程度の直流電圧で駆動するのに対して、後者が3.3V程度の直流電圧で駆動するというように、個々のＩＣ毎に駆動電圧が相違する。

印刷ヘッドには、通常、メインの電源（例えば42Vの直流電圧を出力する主電源）からの出力電圧（比較的高い電圧）が駆動電圧としてそのまま供給される。しかし、上述したロジック回路のような、例えば3.3V程度の比較的低い電圧で駆動する負荷に対しては、上記メインの電源からの比較的高い出力電圧を、チョッパ回路等のスイッチング回路で3.3Vのような比較的低い電圧に降下させて該スイッチング回路から上記負荷に直接、駆動電圧が供給されていた。そのため、メインの電源が立ち上がってからスイッチング回路が立ち上がって3.3Vの直流電圧を出力するまでに応答遅れが生じることになる。

例えば図１に示すように、時間ｔ_１１でメインの電源が立ち上がると、該時間ｔ_１１より後の時間ｔ_１２でスイッチング回路が立ち上がることになる。時間ｔ_１１と時間ｔ_１２との間隔が短ければ問題は生じないが、上記間隔が長い場合には、ロジック回路がスイッチングレギュレータからの給電によって安定的に動作する以前に印刷ヘッドに対してメインの電源から給電が行われることになるため、場合によるとロジック回路の動作がおかしくなって印刷ヘッドが誤動作する虞があった。

従って本発明の目的は、電源の立ち上がり時に、印刷ヘッドが誤動作するのを防止することが可能な印刷ヘッド駆動回路を提供することにある。

本発明に従う印刷ヘッド駆動回路は、印刷ヘッドの各部を駆動するためのもので、第１の電圧で上記印刷ヘッド各部への電力供給を行うための第１の電源と、オン動作することにより上記第１の電源から上記印刷ヘッドの特定部位への電力供給を可能にし、オフ動作することにより上記電力供給を遮断する第１のスイッチング手段と、上記第１の電源よりも低い第２の電圧で上記印刷ヘッドの特定部位への電力供給を行うための第２の電源と、オン動作することにより上記第２の電源から上記印刷ヘッドの特定部位への電力供給を可能にし、オフ動作することにより上記電力供給を遮断する第２のスイッチング手段と、を備え、上記第２のスイッチング手段のオン動作が、上記第１のスイッチング手段のオフ動作により上記第１の電源から上記印刷ヘッドの特定部位への電力供給が遮断されたことに起因して行われるようにした。

本発明に係る好適な実施形態では、上記印刷ヘッドの特定部位が、上記印刷ヘッドに設けられる複数のノズルの駆動を制御するための制御信号を出力するロジック回路を含む。

上記とは別の実施形態では、上記第１のスイッチング手段が、所定のバイアスが印加されることによってオン動作する半導体スイッチング素子と、上記第１の電源の立ち上がり時に、上記第１の電源からの出力電圧が所定値に達するまで上記半導体スイッチング素子がオン動作するのを規制するオン動作規制手段と、を含む。

また、上記とは別の実施形態では、上記オン動作規制手段が、上記第１の半導体スイッチング素子に、所定のバイアスを印加するためのバイアス回路に接続された定電圧ダイオードである。

更に、上記とは別の実施形態では、上記第２のスイッチング手段が、所定のバイアスが印加されることによってオン動作する第２の半導体スイッチング素子を含み、上記第２の半導体スイッチング素子が、上記第１の半導体スイッチング素子がオン動作することによって上記第１の半導体スイッチング素子からの出力電圧が上記第２の電源へ印加されるのを阻止するようになっている。

本発明によれば、電源の立ち上がり時に、印刷ヘッドが誤動作するのを防止することが可能な印刷ヘッド駆動回路を提供することができる。

以下、本発明の実施の形態を、図面により、詳細に説明する。

図２は、本発明の一実施形態に係るインクジェットプリンタ（以下、「プリンタ」と略記する）の回路構成を示したブロック図である。

上記プリンタは、図２に示すように、42V主電源１と、スイッチングレギュレータ３と、給電制御回路５と、駆動電圧波形生成回路７と、印刷ヘッド部９と、Application Specific Integrated Circuit（以下、「ＡＳＩＣ」と略記する）１１とを備える。42V主電源１は、商用電源（AC100V）から出力される交流電圧を入力し、これを所定の直流電圧（例えば、42V）に変換して、メイン給電線路１３に出力する。42V主電源１には、例えば上記商用電源からの交流電圧を全波整流するための全波整流回路（図示しない）と、全波整流回路（図示しない）から出力されるリプル成分を含んだ電圧を平滑化するための大容量の電解コンデンサ（図示しない）とが備えられている。スイッチングレギュレータ３は、メイン給電線路１３を通じて42V主電源１から出力される42Vの直流電圧を入力し、これを所定の直流電圧（例えば、3.3V）に降圧して、給電制御回路５に出力する。

駆動電圧波形生成回路７は、印刷ヘッド部９を駆動するための台形波電圧を生成して印刷ヘッド部９に出力する。駆動電圧波形生成回路７は、メイン給電線路１３を通じて42V主電源１から出力される42Vの直流電圧を入力し、ＡＳＩＣ１１からの電圧波形データに基づいて駆動して、印刷ヘッド部９に、例えば36Vの直流電圧を出力する。駆動電圧波形生成回路７は、ＡＳＩＣ１１からの電圧波形データを入力するＤＡＣ（Ｄ／Ａコンバータ）（図示しない）と、ＤＡＣ（図示しない）から出力される所定電圧の台形波信号を電圧増幅するプリＡＭＰ（前置増幅回路）（図示しない）と、プリＡＭＰ（図示しない）から出力される電圧信号を電流増幅する電流増幅回路（図示しない）とを備える。ＤＡＣ、及びプリＡＭＰは、印刷ヘッド部９を駆動するための台形波を生成する台形波生成回路を、また、ＤＡＣ、プリＡＭＰ、及び電流増幅回路は、印刷ヘッド部９を駆動するための駆動電圧を印刷ヘッド部９に供給する台形波駆動回路を、夫々構成する。上記台形波生成回路では、台形波の電圧値、及び勾配が任意に設定可能である。なお、電流増幅回路（図示しない）には、印刷ヘッド部９に備えられる複数のノズル（図示しない）の各々に配置されているピエゾ素子１９_１〜１９_ｎに対する充電回路、及びこれらピエゾ素子１９_１〜１９_ｎの放電回路が構成されている。

ＡＳＩＣ１１は、例えば（インクジェット）プリンタ等の画像形成装置が、高画質化や印刷速度の高速化を実現するためのハードウェアロジック回路として開発されたコプロセッサ、即ち、ＣＰＵと同等の扱いを受ける専用プロセッサである。ＡＳＩＣ１１は、ソフトウェアをＣＰＵで実行するようなコンピュータではなく、例えばパーソナルコンピュータ（パソコン）等のホスト装置（図示しない）内のソフトウェアであるプリンタドライバ（図示しない）と、プリンタとの間に介在する。ＡＳＩＣ１１は、画像データを印刷ヘッド部９に出力すると共に、電圧波形データを上述した駆動電圧波形回路７のＤＡＣ（図示しない）に出力する。

印刷ヘッド部９は、ロジック回路１５と、ノズルセレクタ１７と、複数のピエゾ素子１９_１〜１９_ｎとを備える。ロジック回路１５は、ＡＳＩＣ１１から出力される画像データを入力して、ノズルセレクタ１７の駆動を制御するための制御信号（論理レベル信号）を、ノズルセレクタ１７に出力するもので、ロジック回路１５には、例えばラッチ回路やシフトレジスタ（何れも図示しない）等が内蔵されている。ロジック回路１５は、例えば2.1V以上の（直流）電圧が印加されることによって駆動する。ノズルセレクタ１７は、アナログ信号の伝達路に挿入され、ディジタル制御信号によって信号伝達の開／閉を行うゲート回路伝達ゲート、或いはアナログスイッチともいう）である。即ち、ノズルセレクタ１７は、駆動電圧波形生成回路７から出力されるノズル駆動電圧をノズルセレクタ１７へ伝達する駆動電圧伝達線路２１に接続されている。ノズルセレクタ１７は、上述したＡＳＩＣ１１からの画像データ（ノズルセレクト信号）に従って、該画像データ（ノズルセレクト信号）に対応するピエゾ素子（１９_１〜１９_ｎの何れか）のゲートを開く。これにより、該ゲートを通じて該ゲートに対応するピエゾ素子（１９_１〜１９_ｎの何れか）に、駆動電圧伝達線路２１を通じて駆動電圧波形生成回路７から出力される台形波の駆動電圧が供給される。

給電制御回路５は、電源（42V主電源１）の立ち上がり時において、42V主電源１からの直流電圧によってではなく、可能な限り短時間で、スイッチングレギュレータ３からの3.3Vの直流電圧によりロジック回路１５に3.3Vの直流電圧が供給開始されるように動作する。給電制御回路５は、42V主電源１からの出力電圧を受けて駆動する、42V主電源１の立ち上がりに呼応して直ちに立ち上がる第１の電圧オン／オフ制御部と、スイッチングレギュレータ３からの出力電圧を受けて駆動する、42V主電源１の立ち上がりからやや遅れて立ち上がる第２の電圧オン／オフ制御部とを含む。

図３は、図２に記載の印刷ヘッド部９の回路構成を示した図である。

印刷ヘッド部９は、図３に示すように、複数本のノズル（図示しない）の各々にノズル駆動手段として設けられる複数個のピエゾ素子１９_１〜１９_ｎと、各ピエゾ素子１９_１〜１９_ｎ毎に設けられるアナログスイッチ２３_１〜２３_ｎとを備える。各アナログスイッチ２３_１〜２３_ｎは、図２に記載したノズルセレクタ１７に含まれる。各アナログスイッチ２３_１〜２３_ｎは、例えば42V主電源１からメイン給電線路１３を通じて供給される42Vの直流電圧を駆動電圧として駆動し、ロジック回路１５から出力される制御信号に従って、ゲートの開／閉を行う。上記各アナログスイッチ２３_１〜２３_ｎの何れかのゲートが開くことによって、開いたゲートに対応するピエゾ素子（１９_１〜１９_ｎの何れか）に、駆動電圧波形生成回路７から駆動電圧伝達線路２１を通じて36Vの直流電圧（台形波電圧）が供給されることになる。

図４は、図２に記載の給電制御回路５の回路構成を示した図である。

給電制御回路５は、図４に示すように、抵抗２５、２７、３５、３７と、ツェナダイオード（定電圧ダイオード）２９、３１（以下、「ＺＤ_１２９、ＺＤ_２３１」と略記する）と、ＮＰＮトランジスタ（以下、単に「ＴＲ」と略記する）３３と、ＰＮＰトランジスタ（以下、単に「ＴＲ」と略記する）３９とを備える。

抵抗２５、抵抗（電流制限抵抗）２７と、ＺＤ_１２９、ＺＤ_２３１と、ＴＲ３３とで、42V主電源１からの出力電圧（42Vの直流電圧）によって駆動する上述した第１の電圧オン／オフ制御部を構成する。第１の電圧オン／オフ制御部では、抵抗２５、ＺＤ_１２９、及びＺＤ_２３１が、メイン給電線路１３とアースとの間に、抵抗２５、ＺＤ_１２９、及びＺＤ_２３１の順でメイン給電線路１３側からアース側に向かって直列に接続されている。即ち、抵抗２５、ＺＤ_１２９、及びＺＤ_２３１で、ＴＲ３３をオン／オフ動作させるための駆動回路を構成している。電流制限抵抗２７は、メイン給電線路１３とＴＲ３３のコレクタ端子との間に接続されている。ＴＲ３３は、ベース端子がＺＤ_１２９とＺＤ_２３１との間に、コレクタ端子が電流制限抵抗２７を通じてメイン給電線路１３に、エミッタ端子が図２で示した印刷ヘッド部９のロジック回路１５に、夫々接続されている。

ＴＲ３３は、ベース〜エミッタ電圧（以下、「Vbe」と表記する）が、例えば0.6Vに達した時点で非導通状態から導通状態に切り替わる（ターンオンする）。本実施形態では、42V主電源１が立ち上がるのと同時にＴＲ３３が導通するのではなく、42V主電源１からの出力電圧が一定値以上に立ち上がった時点でＴＲ３３が導通するようなツェナ電圧（Ｖ_Ｚ）を持った素子（ＺＤ）が、ＺＤ_１２９として用いられる。なお、本実施形態では、ＺＤ_１２９には、例えばＶ_Ｚが5Vのものが、ＺＤ_２３１には、例えばＶ_Ｚが3.3Vのものが、夫々用いられる。商用電源（AC100V）から42V主電源１への給電が遮断されても、42V主電源１に設けられた大容量の電解コンデンサ（図示しない）に蓄積されている電荷が完全に０にならない場合がある。そのような場合に、該電解コンデンサ（図示しない）の残留電荷によってＴＲ３３が導通する虞があるが、ＺＤ_１２９が設けられていれば、ＺＤ_１２９によって上記残留電荷が吸収されるので、それによりＴＲ３３の導通を防止することができる。

従って、本実施形態では、42V主電源１の立ち上がり時に、42V主電源１からメイン給電線路１３、抵抗２６、及びＺＤ_１２９を通じてＺＤ_２３１に流れる電流によってＺＤ_２３１のツェナ電圧ＶＺ_２が3.3Vに達した時点で、ＴＲ３３が導通する。そして、メイン給電線路１３、及び電流制限抵抗２７を通じて42V主電源１からＴＲ３３に流れ込む電流によってＴＲ３３（エミッタ端子）から印刷ヘッド部９のロジック回路１５に2.7Vの直流電圧が出力される。

一方、抵抗３５、３７と、ＴＲ３９とで、スイッチングレギュレータ３からの出力電圧（3.3Vの直流電圧）によって駆動する、42V主電源１の立ち上がりからやや遅れて立ち上がる上述した第２の電圧オン／オフ制御部を構成する。第２の電圧オン／オフ制御部では、ＴＲ３９のエミッタ端子とベース端子との間に抵抗３５が、Ｔ３９のベース端子とアースとの間に抵抗３７が、夫々接続されており、抵抗３５、３７で、ＴＲ３９をオン／オフ動作させるための駆動回路を構成している。ＴＲ３９は、ベース端子が抵抗３７を通じてアースに、エミッタ端子が図２で示した給電線路を通じてスイッチングレギュレータ３の出力側に、コレクタ端子がＴＲ３３のエミッタ端子と同様、図２で示した印刷ヘッド部９のロジック回路１５に、夫々接続されている。なお、本実施形態では、ＴＲ３９の導通時に、スイッチングレギュレータ３からの3.3Vの直流電圧がＴＲ３９を通じてそのまま出力されるように、抵抗３５、３７として用いる素子が夫々選定される。ＴＲ３９は、ＴＲ３３の導通時に、ＴＲ３３からの出力電圧がスイッチングレギュレータ３側に回り込むのを防止する機能をも有している。

スイッチングレギュレータ３からの出力電圧（3.3Vの直流電圧）による抵抗３５、３７での電圧降下によって、ＴＲ３９のエミッタ〜ベース電圧（以下、「Veb」と表記する）が例えば0.6Vに達すると、ＴＲ３９が導通し、ＴＲ３９のコレクタ端子から印刷ヘッド部のロジック回路１５に3.3Vの直流電圧が出力される。

次に、上記構成の動作を、図５のタイミングチャートを参照して説明する。

図５において、時間ｔ_１で42V主電源１が立ち上がると、メイン給電線路１３を通じてスイッチングレギュレータ３、給電制御回路５、駆動電圧波形生成回路７．及び印刷ヘッド部９に対し、42V主電源１から夫々駆動電源（42Vの直流電圧）が供給される。給電制御回路５では、抵抗２５を通じてメイン給電線路１３側からＺＤ_１２９、ＺＤ_２３１の直列体に流れることにより、ＺＤ_１２９、ＺＤ_２３１の直列体のツェナ電圧（即ち、ＶＺ_１＋ＶＺ_２）が8.3Vに達することで、ＴＲ３３が導通する。そして、ＴＲ３３のエミッタ端子からＺＤ_２３１のＶＺ_２である3.3VからＴＲ３３のVbeである0.6Vを差し引いた電圧である2.7Vがロジック回路１５に出力される。

次に、42V主電源１が立ち上がった時間ｔ_１より後の時間ｔ_２で、スイッチングレギュレータ３が立ち上がると、それに同期してスイッチングレギュレータ３からＴＲ３９を通じて3.3Vの直流電圧が出力されるから、ＴＲ３３のエミッタ電圧がスイッチングレギュレータ３の出力電圧である3.3Vに上昇する。その結果として、ＴＲ３３のVbeが0.6Vでなくなると（例えば、ＶＺ_２＝ＴＲ３３のエミッタ電圧＝3.3Vであれば、Vbe＝0V）、それによってＴＲ３３は、導通状態から非導通状態に切り替わる（ターンオフする）。

ＴＲ３３が非導通状態になることによって、本来の電源であるスイッチングレギュレータ３からＴＲ３９を通じて出力される3.3Vの（直流）電圧が、ロジック回路１５の駆動電圧としてロジック回路１５に供給されることになる。

上記構成によれば、ＴＲ３３側からロジック回路１５へ駆動電圧（2.7Vの直流電圧）が供給される時間、即ち、42V主電源１側から、電流制限抵抗２７、及びＴＲ３３を通じてロジック回路１５へ駆動電圧（2.7Vの直流電圧）が供給される時間が、42V主電源１が立ち上がってからスイッチングレギュレータ３が立ち上がるまでの間と短いので、電流制限抵抗による電力損失は小さくて済む。

以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であって、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、他の種々の形
態でも実施することが可能である。

従来の印刷ヘッドにおけるメイン電源の立ち上がりの時間と、スイッチングレギュレータの立ち上がりの時間との関係を示すタイミングチャート。 本発明の一実施形態に係るインクジェットプリンタの回路構成を示したブロック図。 図２に記載の印刷ヘッド部の回路構成を示した図。 図２に記載の電源投入順序調整回路の回路構成を示した図。 図２に記載の印刷ヘッドにおけるメイン電源の立ち上がりの時間と、スイッチングレギュレータの立ち上がりの時間との関係を示すタイミングチャート。

符号の説明

１ 42V主電源
３ スイッチングレギュレータ
５ 給電制御回路
７ 駆動電圧波形生成回路
９ 印刷ヘッド部
１１ Application Specific Integrated Circuit（ＡＳＩＣ）
１３ メイン給電線路
１５ ロジック回路
１７ ノズルセレクタ
１９_１〜１９_ｎ ピエゾ素子
２３_１〜２３_ｎ アナログスイッチ
２５、２７、３５，３７ 抵抗
２９、３１ ツェナダイオード（定電圧ダイオード）
３３ ＮＰＮトランジスタ（ＴＲ）
３９ ＰＮＰトランジスタ（ＴＲ）

Claims (5)

1. 印刷ヘッドの各部を駆動するための駆動回路において、
   第１の電圧で前記印刷ヘッド各部への電力供給を行うための第１の電源と、
   オン動作することにより前記第１の電源から前記印刷ヘッドの特定部位への電力供給を可能にし、オフ動作することにより前記電力供給を遮断する第１のスイッチング手段と、
   前記第１の電源よりも低い第２の電圧で前記印刷ヘッドの特定部位への電力供給を行うための第２の電源と、
   オン動作することにより前記第２の電源から前記印刷ヘッドの特定部位への電力供給を可能にし、オフ動作することにより前記電力供給を遮断する第２のスイッチング手段と、
   を備え、
   前記第２のスイッチング手段のオン動作が、前記第１のスイッチング手段のオフ動作により前記第１の電源から前記印刷ヘッドの特定部位への電力供給が遮断されたことに起因して行われるようにした印刷ヘッド駆動回路。
2. 請求項１記載の印刷ヘッド駆動回路において、
   前記印刷ヘッドの特定部位が、前記印刷ヘッドに設けられる複数のノズルの駆動を制御するための制御信号を出力するロジック回路を含む印刷ヘッド駆動回路。
3. 請求項１記載の印刷ヘッド駆動回路において、
   前記第１のスイッチング手段が、
   所定のバイアスが印加されることによってオン動作する第１の半導体スイッチング素子と、
   前記第１の電源の立ち上がり時に、前記第１の電源からの出力電圧が所定値に達するまで前記第１の半導体スイッチング素子がオン動作するのを規制するオン動作規制手段と、
   を含む印刷ヘッド回路。
4. 請求項３記載の印刷ヘッド駆動回路において、
   前記オン動作規制手段が、前記第１の半導体スイッチング素子に、所定のバイアスを印加するためのバイアス回路に接続された定電圧ダイオードである印刷ヘッド駆動回路。
5. 請求項１記載の印刷ヘッド駆動回路において、
   前記第２のスイッチング手段が、
   所定のバイアスが印加されることによってオン動作する第２の半導体スイッチング素子を含み、
   前記第２の半導体スイッチング素子が、前記第１の半導体スイッチング素子がオン動作することによって前記第１の半導体スイッチング素子からの出力電圧が前記第２の電源へ印加されるのを阻止するようになっている印刷ヘッド駆動回路。

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