JP2005250898A - 半導体集積回路及び半導体集積回路システム - Google Patents

Abstract

【課題】
ＳＲＡＭ回路を含む半導体集積回路及び半導体集積回路システムにおいてスタンバイ時における消費電力を低減する。
【解決手段】
本発明は、データ処理回路と、前記データ処理回路による処理結果を記憶するＳＲＡＭ回路と、前記データ処理回路と前記ＳＲＡＭ回路とを接続するバスと、を含む半導体集積回路と、前記データ処理回路に電源電圧を供給する第１の電源と、前記ＳＲＡＭ回路に電源電圧を供給する第２の電源と、前記データ処理回路及び前記ＳＲＡＭ回路を活性化状態とする第１のモード、及び前記第２の電源から前記ＳＲＡＭ回路へ前記電源電圧を供給した状態で前記ＳＲＡＭ回路を非活性化状態とし前記第１の電源から前記データ処理回路へは前記電源電圧を供給しない第２のモードを、外部からの入力信号の種類に応じて選択的に実行する制御回路と、を備える。
【選択図】 図１

Description

本発明は、データ記憶領域としてＳＲＡＭ（Static Random Access Memory）回路を有する半導体集積回路及び半導体集積回路システムに関する。

カーオーディオやポータブル機器において、その再生機能等の機能を使用しない場合は、半導体装置（ＬＳＩ）への電源電圧の供給を停止することが、消費電力を考慮した場合における当然の仕様である。

ところで、オーディオプレーヤ等では、再生までの時間短縮を行う等のプレイアビリティ向上のために、次回の起動時に、前回使用したデータ（例えばＣＤ−ＲＯＭに格納された各種音楽ファイルの解析データ（各音楽ファイルの名称やアドレス等）に即座にアクセスできるように、使用されていない間も、前回使用したデータを保持しておくことが要求される。

従来におけるＬＳＩでのデータ保持方法としては、内部もしくは外部に設けられた不揮発性のメモリを使用してデータを保持する方法があった。

また、ＬＳＩ内蔵のＳＲＡＭに電源電圧を供給してＳＲＡＭにデータを保持させまま、ＬＳＩにおけるクロック信号の生成を停止することにより低消費力状態を保持する“スタンバイ機能”を用いる方法があった。即ち、ＳＲＡＭは揮発性メモリであるため、ＳＲＡＭへの電源電圧の供給を停止すると、ＳＲＡＭに保存された解析データ等が失われてしまう。そこで、ＳＲＡＭへの電源電圧の供給を維持したままＬＳＩにおけるクロック発振を停止することで低消費電力を実現する。

しかし、不揮発性メモリを使用する場合は部品単価が高くつき、特に、外部メモリを使用する場合は実装面積的にも不利である。

また、ＬＳＩ内蔵の揮発性メモリを使用する場合では、スタンバイ時に、メモリ（ＳＲＡＭ）以外のＬＳＩの部分にも常時、電源が供給されていたため、リーク電流等が多く発生し、待機電力を低く抑えることができない問題があった。しかも、半導体装置の製造におけるプロセスルールの発展に伴い、半導体素子間のリーク電流はますます顕著になってきている。このため、スタンバイ時における消費電力を低く抑える新たなる機能が求められていた。
特開２００１−５２４７６号公報 特開２０００−２０７８８４号公報 特開２００１−３３８４８９号公報 特開２００３−１１００２８号公報

本発明は、スタンバイ時における消費電力を低減した半導体集積回路及び半導体集積回路システムを提供することにある。

本発明の一態様に従った半導体集積回路は、データ処理回路と、前記データ処理回路による処理結果を記憶するＳＲＡＭ回路と、前記データ処理回路と前記ＳＲＡＭ回路とを接続するバスと、前記データ処理回路及び前記ＳＲＡＭ回路を活性化状態とする第１のモード、及び前記ＳＲＡＭ回路に電源電圧を供給した状態で前記ＳＲＡＭ回路を非活性化状態とし前記データ処理回路へは前記電源電圧を供給しない第２のモードを、外部からの入力信号の種類に応じて選択的に実行する制御回路と、を備える。

本発明の一態様に従った半導体集積回路システムは、データ処理回路と、前記データ処理回路による処理結果を記憶するＳＲＡＭ回路と、前記データ処理回路と前記ＳＲＡＭ回路とを接続するバスと、を含む半導体集積回路と、前記データ処理回路に電源電圧を供給する第１の電源と、前記ＳＲＡＭ回路に電源電圧を供給する第２の電源と、前記データ処理回路及び前記ＳＲＡＭ回路を活性化状態とする第１のモード、及び前記第２の電源から前記ＳＲＡＭ回路へ前記電源電圧を供給した状態で前記ＳＲＡＭ回路を非活性化状態とし前記第１の電源から前記データ処理回路へは前記電源電圧を供給しない第２のモードを、外部からの入力信号の種類に応じて選択的に実行する制御回路と、を備える。

本発明により、スタンバイ時における消費電力を低減できる。

図１は、本発明の第１の実施の形態に従った半導体集積回路システムの構成を示すブロック図である。

この半導体集積回路システムは、ＣＤ−ＲＯＭやＣＤ−Ｒ等の記録媒体（以下ＣＤ−ＲＯＭ等）に記録されたＭＰ３等の圧縮データファイルを読み出して、再生するものである。以下、この半導体集積回路システムについて詳しく説明する。

ロジック部１１は、図示しないＣＤプレーヤにアクセスして、ＣＤプレーヤにセットされたＣＤ−ＲＯＭ等に格納されたデータを読み出し、ＣＤ−ＲＯＭ等に記録されたＭＰ３等のファイルの構成を解析する。

ロジック部１１は、解析の結果として、ＣＤ−ＲＯＭ等に格納された各ファイル（ＣＤ−ＲＯＭ内に複数のＭＰ３等のファイルが格納されているとする）の名称やファイル位置情報（アドレス）等を含むファイル構造データを取得する。このファイル構造データは、ファイルを再生するために必要なものである。

ロジック部１１は、ファイル構造データをＳＲＡＭ（Static Random Access Memory）回路１２に保存する。ロジック部１１は、ファイル再生時には、該当するファイルの情報（名称やアドレス等）をＳＲＡＭ回路１２から読み出し、読み出した情報を用いて、ＣＤ−ＲＯＭ内のファイルにアクセスし、図示しないスピーカを用いて、再生する。

ロジック部１１とＳＲＡＭ回路１２との間にはゲート回路１３が設けられる。ゲート回路１３とロジック部１１とは第１のバス１４ａによって接続され、ゲート回路１３とＳＲＡＭ回路１２とは第２のバス１４ｂによって接続される。

ゲート回路１３は、後述する制御部１８の指示に従って、第１のバス１４ａと第２のバス１４ｂとを電気的に接続したり、分離したりする。

以上に説明した、ロジック部１１、ＳＲＡＭ回路１２及びゲート回路１３は、同一の半導体基板上に形成され、１つのＬＳＩ（半導体集積回路）１５を構成する。

ロジック部１１は、図示しないクロック信号生成部を有し、ＬＳＩ１５の外部に存在する水晶発振器（図示せず）を用いて、クロック信号を生成する。クロック信号生成部（図示せず）は、ロジック部１１の外側に設けられてもよい。ロジック部１１は、生成したクロック信号を用いて各種処理を行う。

また、ロジック部１１は、生成したクロック信号を、バス１４ａ及びバス１４ｂを介して、ＳＲＡＭ回路１２に供給する。ＳＲＡＭ回路１２は、供給されたクロック信号を用いて書き込み処理等の処理を行う。

第１の電源１６は、ロジック部１１に電源電圧を供給し、第２の電源１７は、ＳＲＡＭ回路１２及びゲート回路１３に電源電圧を供給する。即ち、ロジック部１１の電源と、ＳＲＡＭ回路１２の電源とはそれぞれ独立している。

制御部１８は、上述のロジック部１１、ゲート回路１３、ＳＲＡＭ回路１２、第１の電源１６及び第２の電源１７を制御して、３つのモード、即ち、（１）通常動作モード、（２）第１のスタンバイモード（ＬＳＩスタンバイモード）及び（３）第２のスタンバイモード（ＳＲＡＭスタンバイモード）を実現する。

（１）通常動作モードは、ロジック部１１及びＳＲＡＭ回路１２を動作可能な状態（活性状態）にするモードである。

より詳しくは、制御部１８は、通常動作モードを実行する場合は、即ち、外部から通常動作信号（図１参照）が入力された場合は、第１の電源１６に対し、ロジック部１１へ電源電圧を供給させ、第２の電源１７に対し、ゲート回路１３及びＳＲＡＭ回路１２へ電源電圧を供給させる。

また、制御部１８は、ゲート回路１３に対し、バス接続信号を送出し、バス接続信号を受け取ったゲート回路１３は、第１のバス１４ａと第２のバス１４ｂとを電気的に接続する。

また、制御部１８は、ロジック部１１におけるクロック信号生成部にクロック信号を生成させる。ロジック部１１は、クロック信号を用いて各種処理を行う。また、ロジック部１１は生成したクロック信号をＳＲＡＭ回路１２に送出し、ＳＲＡＭ回路１２は、受け取ったクロック信号を用いて各種処理を行う。即ち、ロジック回路１１及びＳＲＡＭ回路１２は活性状態にある。

（２）第１のスタンバイモードは、ロジック部１１及びＳＲＡＭ回路１２にそれぞれ電源電圧を供給した状態で、ロジック部１１及びＳＲＡＭ回路１２をそれぞれ非活性状態とするモードである。

より詳しくは、制御部１８は、第１のスタンバイモードを実行する場合は、即ち、例えば、通常動作モード実行中に第１のスタンバイ信号が入力された場合は、ロジック部１１及びＳＲＡＭ１２へ電源電圧を供給した状態で、ロジック部１１におけるクロック信号生成部（図示せず）にクロック停止信号を送出する。クロック停止信号を受け取ったクロック信号生成部は、クロック信号の生成処理を停止する。ロジック部１１及びＳＲＡＭ回路１２はクロック信号の供給が停止され、この結果、非活性状態とされる。

この際、制御部１８は、ゲート回路１３に対し、バス分離信号を送出して、ゲート回路１３に、第１のバス１４ａと第２のバス１４ｂとを電気的に分離させてもよい。

本第１のスタンバイモードの実行中に、上述の通常動作信号が入力された場合は、制御部１８は、クロック信号生成部（図示せず）にクロック信号の生成を開始させ（ロジック部１１及びＳＲＡＭ回路１２を活性化させ）、第１のバス１４ａ及び第２のバス１４ｂ間を電気的に分離していた場合は、これらの間を接続する。

（３）第２のスタンバイモードは、ＳＲＡＭ回路１２に電源電圧を供給した状態でＳＲＡＭ回路１２を非活性状態とし、ロジック部１１へは電源電圧を供給しないモードである。

より詳しくは、制御部１８は、第２のスタンバイモードを実行する場合は、即ち、通常動作モードあるいは第１のスタンバイモードの実行中に、第２のスタンバイ信号が入力された場合は、ＳＲＡＭ回路１２への電源電圧の供給を維持しつつ、第１の電源１６に対し、ロジック部１１への電源電圧の供給を停止させる。即ち、制御部１８は、ロジック部１１による各種処理（クロック信号の生成を含む）を停止させる。この結果、ロジック部１１及びＳＲＡＭ回路１２は非活性状態とされる。

ここで、ＳＲＡＭ回路１２は、第２の電源から電源電圧を供給されているので、非活性状態の間も、内部のデータを保持する。例えば、ロジック部１１によって解析されたＣＤ−ＲＯＭのファイル情報がＳＲＡＭ回路１２に格納された状態で通常動作モードから第２のスタンバイモードに遷移しても、ファイル情報（ファイル構造の解析結果）はＳＲＡＭ回路１２内に保持される。よって、次回起動時（通常動作モード実行時）に、ロジック部１１は、再度、ＣＤ−ＲＯＭ等にアクセスすることなく、ファイル情報を取得でき、効率的な復帰が可能となる。ロジック部１１への電源電圧の供給は停止されているので、スタンバイ時におけるロジック部１１のリーク電流はなく、よって、消費電力は可及的に低減される。

一方、制御部１８は、ゲート回路１３に対しバス分離信号を送出し、バス分離信号を受け取ったゲート回路１３は、第１のバス１４ａと第２のバス１４ｂとを電気的に分離する。これにより、スタンバイ時におけるＳＲＡＭ回路１２からロジック部１１へのリーク電流は低減される。

即ち、第１のバス１４ａと第２のバス１４ｂとが接続していると、ＳＲＡＭ回路１２からロジック部１１へのリーク電流が無視できない。しかし、第１のバス１４ａと第２のバス１４ｂとを電気的に分離することで、ＳＲＡＭ回路１２及びロジック部１１間のリーク電流を低減できる。また、第１のバス１４ａと第２のバス１４ｂとを分離することで、スタンバイ時において、第１のバス１４ａ側から雑音信号等が入ることを防いで、ＳＲＡＭ回路１２におけるデータの破損を低減できる。

本第２のスタンバイモードの実行中に、上述の通常動作信号が入力された場合は、制御部１８は、ロジック部１１及びＳＲＡＭ回路１２に電源電圧を供給し、第１のバス１４ａ及び第２のバス１４ｂ間を接続し、クロック信号生成部（図示せず）にクロック信号の生成を開始させる。

また、本第２のスタンバイモードの実行中に、第１のスタンバイ信号が入力された場合は、制御部１８は、ロジック部１１及びＳＲＡＭ回路１２に電源電圧を供給し、第１のバス１４ａ及び第２のバス１４ｂ間を接続あるいは分離し、クロック信号生成部（図示せず）にクロック信号の生成を停止させる。

以上では、ロジック部１１用の電源と、ＳＲＡＭ回路１２及びゲート回路１３用の電源とをそれぞれ別個に設けたが、これらの電源の代わりに、ロジック部１１、ＳＲＡＭ回路１２及びゲート回路１３のいずれかあるいは任意の組み合わせに電源電圧を供給可能な単一の電源を用いてもよい。

以上のように、本実施の形態によれば、ＳＲＡＭ回路１２へ電源電圧を供給した状態でＳＲＡＭ回路１２を非活性状態とし、ロジック部１１へは電源電圧を供給しない第２のスタンバイモードを実行可能にしたので、スタンバイ時においてロジック部１１でのリーク電流は低減され、これにより低消費電力化を図ることができる。

また、本実施の形態によれば、ロジック部１１とＳＲＡＭ回路１２との間にゲート回路１３を設け、スタンバイ時においてはロジック部１１及びＳＲＡＭ回路１２間を電気的に分離するようにしたので、ＳＲＡＭ回路１２及びロジック部１１間のリーク電流は低減され、これにより、より一層の低消費電力化を図ることができる。

図２は、本発明の第２の実施の形態としての半導体集積回路システムの構成を示すブロック図である。

第１の実施の形態では、ロジック部１１、ゲート回路１３及びＳＲＡＭ回路１２への電源電圧の供給制御、クロック信号の生成制御及びゲート回路１３のオンオフ制御をＬＳＩ１５の外部に配置された制御部１８で行ったが、本実施の形態では、これらの制御をＬＳＩ１５の内部に設けた電源及びスタンバイ制御部２０で行う。以下、本実施の形態について詳しく説明する。

図２に示すように、ＬＳＩ１５には、電源及びスタンバイ制御部２０が設けられる。ＬＳＩ１５の外部には例えば１つの共通電源２１が配置される。

図１に示した例では、ロジック部１１に対応した第１の電源１６と、ＳＲＡＭ回路１２及びゲート回路１３に対応した第２の電源１７との２つの電源を用いたが、本実施の形態では１つの共通電源２１を用いる。

電源及びスタンバイ制御部２０は、外部から通常動作モード信号が入力された場合は、ロジック部１１、ゲート回路１３及びＳＲＡＭ回路１２へ、共通電源２１による電源電圧を供給する。また、電源及びスタンバイ制御部２０は、ゲート回路１３に、バス接続信号を送出して、第１のバス１４ａと第２のバス１４ｂとを電気的に接続させる。また、電源及びスタンバイ制御部２０は、クロック信号生成部（図示せず）にクロック信号を生成させる。

電源及びスタンバイ制御部２０は、外部から第１のスタンバイモード信号が入力された場合は、ロジック部１１、ゲート回路１３及びＳＲＡＭ回路１２へ電源電圧を供給した状態で、クロック信号生成部（図示せず）によるクロック信号の生成を停止させる。

電源及びスタンバイ制御部２０は、外部から第２のスタンバイモード信号が入力された場合は、ゲート回路１３及びＳＲＡＭ回路１２に電源電圧を供給した状態で、ロジック部１１への電源電圧の供給を停止する（この際、クロック信号生成部（図示せず）によるクロック信号の生成は停止される）。また、電源及びスタンバイ制御部２０は、ゲート回路１３に、バス分離信号を送出して、第１のバス１４ａと第２のバス１４ｂとを電気的に分離させる。

以上のように、本実施の形態によれば、電源電圧の供給制御、クロック信号の生成制御及びゲート回路１３のオンオフ制御を行う機能部を、ＬＳＩ１５の内部に設けたので、また、ロジック部１１、ゲート回路１３及びＳＲＡＭ回路１２間への電源電圧の供給源として共通の電源を用いるようにしたので、システム全体における部品点数を減少できる。

本発明の第１の実施の形態としての半導体集積回路システムの構成を示すブロック図である。 本発明の第２の実施の形態としての半導体集積回路システムの構成を示すブロック図である。

符号の説明

１１：ロジック部
１２：ＳＲＡＭ部
１３：ゲート回路
１４ａ：第１のバス
１４ｂ：第２のバス
１５：半導体集積回路
１６：第１の電源
１７：第２の電源
１８：制御部
２０：電源及びスタンバイ制御部
２１：共通電源

Claims (5)

1. データ処理回路と、
   前記データ処理回路による処理結果を記憶するＳＲＡＭ回路と、
   前記データ処理回路と前記ＳＲＡＭ回路とを接続するバスと、
   前記データ処理回路及び前記ＳＲＡＭ回路を活性化状態とする第１のモード、及び前記ＳＲＡＭ回路に電源電圧を供給した状態で前記ＳＲＡＭ回路を非活性化状態とし前記データ処理回路へは前記電源電圧を供給しない第２のモードを、外部からの入力信号の種類に応じて選択的に実行する制御回路と、
   を備えた半導体集積回路。
2. 前記バスは、前記データ処理回路側の第１のバスと、前記ＳＲＡＭ回路側の第２のバスとを有し、
   前記第１及び第２のバスの間には前記第１及び第２のバス間を電気的に接続または分離するゲート回路が設けられ、
   前記制御回路は、前記第１のモード実行時は前記ゲート回路に対し前記第１及び第２のバス間を電気的に接続させ、前記第２のモード実行時は前記ゲート回路に対し前記第１及び第２のバス間を電気的に分離させる、
   ことを特徴とする請求項１に記載の半導体集積回路。
3. 前記制御回路は、前記データ処理回路及び前記ＳＲＡＭ回路に前記電源電圧を供給した状態で前記データ処理回路及び前記ＳＲＡＭ回路を非活性状態にする第３のモードを実行可能であり、
   前記制御回路は、前記第１、第２及び第３のモードを、前記外部からの入力信号の種類に応じて選択的に実行することを特徴とする請求項１又は２に記載の半導体集積回路。
4. データ処理回路と、前記データ処理回路による処理結果を記憶するＳＲＡＭ回路と、前記データ処理回路と前記ＳＲＡＭ回路とを接続するバスと、を含む半導体集積回路と、
   前記データ処理回路に電源電圧を供給する第１の電源と、
   前記ＳＲＡＭ回路に電源電圧を供給する第２の電源と、
   前記データ処理回路及び前記ＳＲＡＭ回路を活性化状態とする第１のモード、及び前記第２の電源から前記ＳＲＡＭ回路へ前記電源電圧を供給した状態で前記ＳＲＡＭ回路を非活性化状態とし前記第１の電源から前記データ処理回路へは前記電源電圧を供給しない第２のモードを、外部からの入力信号の種類に応じて選択的に実行する制御回路と、
   を備えた半導体集積回路システム。
5. 前記バスは、前記データ処理回路側の第１のバスと、前記ＳＲＡＭ回路側の第２のバスとを有し、
   前記第１及び第２のバスの間には前記第１及び第２のバス間を電気的に接続または分離するゲート回路が設けられ、
   前記制御回路は、前記第１のモード実行時は前記ゲート回路に対し前記第１及び第２のバス間を電気的に接続させ、前記第２のモード実行時は前記ゲート回路に対し前記第１及び第２のバス間を電気的に分離させる、
   ことを特徴とする請求項４に記載の半導体集積回路システム。

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