JP2005236525A

JP2005236525A - スイッチマトリックス

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Publication number: JP2005236525A
Application number: JP2004041434A
Authority: JP
Inventors: Hideki Kamitsuna; 秀樹上綱
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-02-18
Filing date: 2004-02-18
Publication date: 2005-09-02
Anticipated expiration: 2024-02-18
Also published as: JP4071201B2

Abstract

【課題】高周波用の多入力多出力スイッチマトリックスを構成する際、従来は入力側および出力側にそれぞれ１入力ｎ出力およびｎ入力１出力スイッチを配置しているため、スイッチ間インタコネクション用伝送線路数がｎ^２本も必要となり、しかも各伝送線路毎の損失のばらつきが大きかった。このため、少伝送線路数、損失のばらつきの少ないスイッチマトリックスの実現が課題となっていた。
【解決手段】従来出力側に配置されていたｎ入力１出力スイッチを省略し、１入力ｎ出力スイッチの出力側を対向させる配置とし、かつ対向する出力側端子をそれぞれ２本の直列接続した伝送線路で結合し、この接続点から出力を取り出す構成とした。これにより、スイッチ間の伝送線路の数を低減し、長さも短くかつ等しくすることが出来るため、スイッチ切り換えによる損失変動も抑えることが出来る。
【選択図】図１

Description

本発明は、入力信号を任意の出力に切り替えて出力する多入力多出力スイッチマトリックスに関し、概ね数ＧＨｚまたは数Ｇｂｉｔ／ｓ程度以上の信号を切り替え可能な高周波スイッチに関わる。

図８、図９は下記特許文献１および非特許文献１で開示されている従来のスイッチマトリックスの回路構成を示す図である。図８は入力端子数および出力端子数が共に２の場合の２×２スイッチを、図９は入力端子数および出力端子数が共に４の場合の４×４スイッチを示している。これらのスイッチは入力端子および出力端子毎に１入力２出力／２入力１出力あるいは１入力４出力／４入力１出力のスイッチを備え、これらのスイッチ出力端子間を４本または１６本のインタコネクション用伝送線路で接続することにより構成している。

このスイッチマトリックスの動作を図８の２×２スイッチを参照して説明する。第１の入力端子１_１から入力される信号は、第１の入力用伝送線路１０_１を介して第１の１入力２出力スイッチ３_１に入力される。この第１の１入力２出力スイッチ３_１において第１のインタコネクション用伝送線路７１_１または第２のインタコネクション伝送線路８_１のどちらに信号を出力するかを選択する。

第１のインタコネクション用伝送線路７１_１への経路が選択された場合には、第１の２入力１出力スイッチ４_１は第１のインタコネクション用伝送線路７１_１からの経路を選択し、第１の出力用伝送線路１０₉を介して第１の出力端子２_１に信号を出力する。また、第２のインタコネクション用伝送線路８_１への経路が選択された場合には、第２の２入力１出力スイッチ４_２は第２のインタコネクション用伝送線路８_１からの経路を選択し、第２の出力用伝送線路１０₁₀を介して第２の出力端子２_２に信号を出力する。

一方、第２の入力端子１_２から入力される信号は、第２の入力用伝送線路１０_２を介して第２の１入力２出力スイッチ３_２に入力される。ここで第２の１入力２出力スイッチ３_２において、第１のインタコネクション用伝送線路７１_２または第２のインタコネクション用伝送線路８_２のどちらに信号を出力するかを選択する。第１のインタコネクション用伝送線路７１_２への経路が選択された場合には、第２の２入力１出力スイッチ４_２は第１のインタコネクション用伝送線路７１_２からの経路を選択し、第２の出力用伝送線路１０₁₀を介して第２の出力端子２_２に信号を出力する。また、第２のインタコネクション用伝送線路８_２への経路が選択された場合には、第１の２入力１出力スイッチ４_１は第２のインタコネクション用伝送線路８_２からの経路を選択し、第１の出力用伝送線路１０_９を介して第１の出力端子２_１に信号を出力する。

ここで、第１および第２の１入力２出力スイッチ３_１、３_２と第１および第２の２入力１出力スイッチ４_１、４_２のスイッチング切替動作は、制御端子６からの制御信号をそれぞれ制御線５_１〜４および５_５〜８を介して入力することにより実現する。
また、入力端子数および出力端子数が共に３以上の場合のスイッチマトリックスの動作も上記と同様である。図９は入力端子数および出力端子数が共に４の場合を示しており、第１〜第４の入力端子１_１〜１_４、第１〜第４の入力用伝送線路１０_１〜１０_４、第１〜第４の１入力４出力スイッチ１１_１〜１１_４、第１〜第１６のインタコネクション用伝送線路７７_１〜７７_１６、第１〜第４の４入力１出力スイッチ１２_１〜１２_４、第１〜第４の出力用伝送線路１０_５〜１０_８、第１〜第４の出力端子２_１〜２_４で構成される。なお、制御線および制御端子は図示していない。
これらの従来構成のスイッチマトリックスには以下の問題点がある。

まず第１に、挿入損失の低減／高アイソレーション化と回路の小型化の両立が困難であるという問題点である。これはインタコネクション用伝送線路には有限の長さが必要であり、この有限の長さに伴う挿入損失の増加が少なからず存在することに起因する。伝送線路を例えばコプレーナ線路で構成すると、挿入損失を低減するには、中心導体幅および中心導体とグランド導体間のギャップを広げる必要がある。これはコプレーナ線路の特性インピーダンスが中心導体幅とギャップ間隔の比でほぼ一意的に決まってしまうためである。

一方、スイッチマトリックスには、各経路間の高アイソレーション特性も要求される。ここで、コプレーナ線路間のアイソレーションは、線路間グランド幅を広げる程、大きくなる。従って、低損失かつ高アイソレーションな特性を実現するためには、中心導体幅およびグランド幅の両方を広くすることが必要になり、高密度に伝送線路を配置するスイッチマトリックスにおいては、結果的に各接続経路が長くなることが避けられず、中心導体幅を広げることによる挿入損失の低減効果が少なからず相殺されてしまう。

これは、回路の大型化も意味し、特に半導体基板にスイッチマトリックスを集積しようとした場合には、この回路の大型化はコスト増を招くという問題点も生じる。入力端子数および出力端子数を共にｎとすると、接続経路数はｎの２乗必要となることから、これらの問題はスイッチの規模が大きくなればなる程顕著になる。図９に示した４×４以上の規模のスイッチマトリックスではこれは非常に大きな問題である。

第２に、各経路間の挿入損失を揃えることが困難であるという問題点である。図８に示した２×２スイッチにおいては、第１のインタコネクション用伝送線路７１_１、７１_２より第２のインタコネクション用伝送線路８_１、８_２の方が長い。したがって第２のインタコネクション用伝送線路を使用する経路の方が挿入損失が大きくなってしまう。これを回避するためには、第１のインタコネクション用伝送線路を長くするしかなく、結果として挿入損失の大きい経路に特性を揃えるしかないということになる。

さらに４×４スイッチでは、この問題は顕著になる。つまり、互いに対向するスイッチ同士を最短で接続する伝送線路（図９で７７_１、７７_６、７７_１１、７７_１６）と最も長い伝送線路（図９で７７_４、７７_１３）とでは約１．９倍も長さが異なる。１６本の伝送線路の長さを揃えるためには、例えば図９において最も長い伝送線路（７７_４、７７_１３）以外の１４本全ての伝送線路をこの長い線路に合わせて長くする必要があり、さらなる回路の大型化を招くばかりでなく、２×２スイッチと同様に結果として挿入損失の大きい経路に特性を揃えるしかないということになってしまう。これは、スイッチの規模が大きくなればなる程問題となる。

第３に入力端子数および出力端子数が増大すればするほど、接続経路同士の交差数が多くなり、アイソレーション特性が劣化してしまうという問題点である。２×２スイッチでは図８に示した第２のインタコネクション用伝送線路８_１、８_２の配線交差部９の１つだけであるが、図９に示した４×４スイッチマトリックスでは、実に３６個もの配線交差部（９_１〜９_３６）が存在することになる。このようにスイッチが大親模化すればする程、配線交差数が増大し、アイソレーション特性の劣化を招いてしまうことになる。

第４にスイッチ制御線の増加によるアイソレーション特性の劣化を招いてしまうということである。図８に示した２×２スイッチの場合においても、例えば、各スイッチに２本づつの制御線が必要な場合、合計８本もの制御線（５_１〜５_８）が必要であり、これらは入力用伝送線路１０_２および出力用伝送線路１０₁₀と交差せざるを得ず、この交差によりアイソレーション特性が劣化する。この劣化は前記のように入力、出力の両方にスイッチが必要な構成でより顕著になり、スイッチ規模が大きくなればなる程、問題となる。

第５に、スイッチをｃｏｌｄＦＥＴで構成した場合、所要ゲート幅が２倍のサイズのＦＥＴが必要とされ、これに伴い回路が大型化してしまうということである。ｃｏｌｄＦＥＴとはＦＥＴのソース／ドレインを等電位にし、ゲート電圧を制御することにより通過（ＯＮ）と遮断（ＯＦＦ）の切替を行うスイッチであるが、このＯＮ時の損失はＦＥＴのｏｎ抵抗で決定される。図８、図９に示した従来例のように入出力の両方にスイッチを配置する構成では、入出力両方のスイッチのｏｎ抵抗値が効いてくることになる。したがって各スイッチに許容されるｏｎ抵抗値は、挿入損失から決定される所要値の１／２となる。このｏｎ抵抗はＦＥＴのゲート幅に反比例するため、２倍のゲート幅のＦＥＴが必要となり、回路の大型化を招いてしまう。また、この２倍のゲート幅のＦＥＴは２倍のｏｆｆ容量を持つため反射損失の劣化を招く問題もある。

以上の従来技術の問題点は、入力、出力の両方にそれぞれｎ個の１入力ｎ出力／ｎ入力１出力スイッチを配置していることに根本の原因があり、これらの間を接続するインタコネクション用伝送線路数がｎ^２本も必要となることに起因する。

特開平８−２１３４７２号公報 H.J. Schindleret al. IEEE Trans. Microwave Theory and Techniques Vol.36、 No.12 December (1988) p.1604

本発明の目的は上記従来の問題点を解決し、各経路間の損失のバラツキが少なく、低損失／高アイソレーションで大規模化が容易なスイッチマトリックスを提供することにある。

上記目的を達成するため、請求項１のスイッチマトリックスは、第１および第２の１入力２出力スイッチと第１および第２の入力端子と第１および第２の出力端子と４個の第１の接続経路を備え、前記第１の入力端子は前記第１の１入力２出力スイッチの入力に接続され、前記第２の入力端子は前記第２の１入力２出力スイッチの入力に接続され、前記４個の第１の接続経路のうちの２個の接続経路は、第１の２入力１出力の合成手段を形成し、前記第１の２入力１出力の合成手段の出力が前記第１の出力端子に接続され、前記４個の第１の接続経路の残りの２個の接続経路は、第２の２入力１出力の合成手段を形成し、前記第２の２入力１出力の合成手段の出力が前記第２の出力端子に接続され、前記第１の１入力２出力スイッチの２つの出力の一方は、前記第１の２入力１出力の合成手段の２つの入力の一方に接続され、他の一方は前記第２の２入力１出力の合成手段の２つの入力の一方に接続され、前記第２の１入力２出力スイッチの２つの出力の一方は、前記第１の２入力１出力の合成手段の２つの入力の他の一方に接続され、上記２つの出力のうち他の一方は前記第２の２入力１出力の合成手段の２つの入力の他の一方に接続され、前記第１の接続経路の長さが所望の動作周波数における伝送線路内波長の１／３６であるように構成した。

請求項２記載のスイッチマトリックスは、請求項１に記載のスイッチマトリックスにおいて、前記４個の第１の接続経路のうちの２個の接続経路は、第１の１入力２出力の分配手段を形成し、前記４個の第１の接続経路の残りの２個の接続経路は、第２の１入力２出力の分配手段を形成し、前記第１および第２の２入力１出力の合成手段の代わりにそれぞれ前記第１および第２の１入力２出力の分配手段を用い、前記第１および第２の１入力２出力スイッチの代わりにそれぞれ第１および第２の２入力１出力スイッチを用い、前記第１の１入力２出力の分配手段の入力が前記第１の入力端子に接続され、前記第２の１入力２出力の分配手段の入力が前記第２の入力手段に接続され、前記第１の２入力１出力スイッチの２つの入力の一方は、前記第１の１入力２出力の分配手段の２つの出力の一方に接続され、他の一方は前記第２の１入力２出力の分配手段の２つの出力の一方に接続され、前記第２の２入力１出力スイッチの２つの入力の一方は、前記第１の１入力２出力の分配手段の２つの出力の他の一方に接続され、前記２つの入力のうち他の一方は前記第２の１入力２出力の分配手段の２つの出力の他の一方に接続された構成とした。

請求項３記載のスイッチマトリックスは、請求項１または請求項２記載のスイッチマトリックスにおいて、前記４個の第１の接続経路は、２個の第２の接続経路と２個の第３の接続経路を形成し、前記第１と第２の１入力２出力スイッチの出力または第１と第２の２入力１出力スイッチの入力を所定の間隔で向かい合わせに配置し、前記２個の第２の接続経路で前記第１と第２の１入力２出力スイッチの出力同士または前記第１と第２の２入力１出力スイッチの入力同士をそれぞれ接続し、前記２個の第３の接続経路は、一端が第１および第２の出力端子または第１および第２の入力端子にそれぞれ接続され、他端が前記２個の第２の接続経路にそれぞれ接続され、前記第３の接続経路の一方は、当該接続経路が接続されていない第２の接続経路と交差してなるように構成した。

請求項４記載のスイッチマトリックスは、請求項１乃至請求項３の何れかに記載のスイッチマトリックスにおいて、前記１入力２出力スイッチまたは２入力１出力スイッチはソース／ドレイン間をゲート電圧によりオン、オフする少なくとも２個以上のＦＥＴを用いて構成した。

請求項５記載のスイッチマトリックスは、ｎ個の１入力ｎ出力スイッチ（ｎは４以上の偶数）とｎ^２／２個の第４の接続経路とｎ個の第５の接続経路とｎ個の入力端子とｎ個の出力端子を備え、前記ｎ個の１入力ｎ出力スイッチをｎ／２個づつ２グループに分割し、これら２グループの１入力ｎ出力スイッチの出力側を所定の間隔で向い合せに配置し、それぞれｎ／２個のスイッチペアを形成し、前記ｎ個の入力端子は、前記ｎ個の１入力ｎ出力スイッチの入力にそれぞれ接続され、前記出力側が向い合せに配置されたｎ／２個のスイッチペアの出力同士を前記ｎ^２／２個の第４の接続経路でそれぞれ接続し、前記ｎ個の第５の接続経路の一端が前記ｎ個の出力端子にそれぞれ接続され、他端を前記ｎ^２／２個の第４の接続経路のうち、前記ｎ／２個の各スイッチペアに対する各接続経路から１箇所づつ接続して構成した。

請求項６記載のスイッチマトリックスは、請求項５に記載のスイッチマトリックスにおいて、ｎ個の前記１入力ｎ出力スイッチの代わりにｎ個のｎ入力１出力スイッチを用い、前記分割された２グループのｎ入力１出力スイッチの入力側を所定の間隔で向い合わせに配置してｎ／２個のスイッチペアを形成し、前記入力側が向かい合わせに配置されたｎ／２個のスイッチペアの入力同士を前記ｎ^２／２個の第４の接続経路でそれぞれ接続し、前記ｎ個の出力端子は、前記ｎ個のｎ入力１出力スイッチの出力にそれぞれ接続され、前記ｎ個の第５の接続経路の１端が前記ｎ個の入力端子にそれぞれ接続され、他端を前記ｎ^２／２個の第４の接続経路のうち、前記ｎ／２の各スイッチペアに対する各接続経路から１箇所づつ接続して構成した。

請求項７記載のスイッチマトリックスは、請求項５または請求項６に記載のスイッチマトリックスにおいて、前記１入力ｎ出力スイッチまたはｎ入力１出力スイッチはソース／ドレイン間をゲート電圧によりオンオフする少なくともｎ個以上のＦＥＴを用いて構成した。

請求項８記載のスイッチマトリックスは、請求項１乃至請求項７の何れかに記載のスイッチマトリックスにおいて、前記各スイッチ、接続経路および入力端子および出力端子を同一半導体基板上に形成した。

本発明に係わるスイッチマトリックスは、入出力どちらか一方にスイッチを備え、互いに所定の間隔で出力側を対向して配置したスイッチペアを並列に並べ、この所定の間隔にインタコネクション用伝送線路を配置したことを最も主要な特長とする。

このため、入力および出力の両方にスイッチを備える従来技術と比較して、
１）所要スイッチ数の半減、
２）所要スイッチ制御線の半減、
３）インタコネクション用伝送線路数の削減、およびインタコネクション用伝送線路長の短縮、
４）インタコネクション用回路サイズの削減、
５）インタコネクション用伝送線路の交差部の削減、
６）所要ゲート幅の半減（ｃｏｌｄＦＥＴスイッチを適用する場合）、
が可能になり、スイッチマトリックスの低損失化、挿入損失の経路依存性の低減、高アイソレーション化、小型化、入出力数の増大（大規模化）、広帯域化および経済化を達成することができる。

従って、無線通信システム用ＲＦスイッチや１Ｇｂｉｔ/ｓまたは１０Ｇｂｉｔ/ｓイーサネット(登録商標)用スイッチあるいはルータの小型高性能化に寄与するところが大である。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係わるスイッチマトリックスを示す図である。本スイッチマトリックスは、第１および第２の入力端子１_１、１_２、第１および第２の入力用伝送線路１０_１、１０_２、第１および第２の１入力２出力スイッチ３_１、３_２、第１のインタコネクション用伝送線路７１_１、７１_２、第２のインタコネクション用伝送線路８_１、８_２、第１および第２の出力用伝送線路１０_９、１０_１０、および第１および第２の出力端子２_１、２_２とで構成されている。図１において、第２のインタコネクション用伝送線路８_１と８_２とはオーバレイ構造にして配線交差部９で交差している。図８に示した従来例との相違は、出力側に２入力１出力スイッチを配置せず、入力側のみに１入力２出力スイッチを配置し、所要のスイッチ数を半減したこと、およびインタコネクション用伝送線路をより短くし、かつ互いに等しい長さとなるように配置したことである。

この第１の実施の形態におけるスイッチマトリックス動作は以下の通りである。第１の入力端子１_１から入力される信号は、第１の入力用伝送線路１０_１を介して第１の１入力２出力スイッチ３_１に入力され、第１の出力端子２_１への接続経路である第１のインタコネクション用伝送線路７１_１か、または第２の出力端子２_２への接続経路である第２のインタコネクション用伝送線路８_１に出力される。

一方、第２の入力端子１_２から入力される信号は、第２の入力用伝送線路１０_２を介して第２の１入力２出力スイッチ３_２に入力され、第１の出力端子２_１への接続経路である第２のインタコネクション用伝送線路８_２か、または第２の出力端子２_２への接続経路である第２のインタコネクション用伝送線路７１_２に出力される。すなわち、インタコネクション用伝送線路７１_１と８_２、および７１_２と８_１はそれぞれ２入力１出力の合成手段を構成していることになる。

ここで、２×２スイッチマトリックスの動作を考えた場合、（入力端子１_１から出力端子２_１への接続；入力端子１_２から出力端子２_２への接続）または、（入力端子１_１から出力端子２_２への接続；入力端子１_２から出力端子２_１への接続）の２通りの状態をとることになる。前者の場合、第２のインタコネクション用伝送線路８_１、８_２のスイッチ接続端が開放（オープン）状態に、後者の場合、第１のインタコネクション用伝送線路７１_１、７１_２のスイッチ接続端が開放（オープン）状態になり、これらのインタコネクション用伝送線路の長さが動作周波数帯の波長に比べて無視できない長さである場合、オープンスタブとしてスイッチ特性の劣化を招いてしまう。

この様子をシミュレーションしたのが図２である。横軸にインタコネクション用伝送線路長（伝送線路内における１波長に対する割合）、縦軸にインタコネクション用伝送線路長がゼロの時を基準にした挿入損失の劣化量と、反射損失およびアイソレーションをプロットしている。この図を見ると、インタコネクション用伝送線路が長くなればなる程、オープンスタブの影響が徐々に現われ、挿入損失が増大し、反射損失が減少することがわかる。一方、アイソレーションは反射損失の減少の裏返しで改善される。例えば、インタコネクション用伝送線路長を伝送線路内波長の１／３６以下にした場合、反射損失の劣化を３．５ｄＢ、挿入損失の劣化を０．１２ｄＢ以下に抑えることができる。これは１０数ＧＨｚ以下の周波数範囲において、ＧａＡｓ等の半導体基板上にインタコネクション用伝送線路として容易に実現できるものである。

ここで、図１の実施の形態のインタコネクション用伝送線路の長さは、従来例と比較して短く、かつ相互に長さが等しくなっていることがわかる。従って前記従来例と比較して挿入損失を低減できると共に経路毎の挿入損失を揃えることが可能になる。さらにスイッチを例えばｃｏｌｄＦＥＴで構成した場合、図８に示した従来例の入出力の両方にスイッチを配置する構成と比較して、所要のゲート幅を半減することができ、上述したインタコネクション用伝送線路長の短縮と併せて回路面積の大幅な縮小が可能になる。
さらに、所要スイッチ数を半減できたことに伴い、制御線の数も半減でき、信号線である伝送線路との交差も回避できるため、これに起因するアイソレーション特性の劣化を避けることができる。
なお、入力端子と出力端子とを入替え、かつ１入力２出力スイッチを２入力１出力スイッチに置き換え、かつ、前記の４個の接続経路のうち２個の接続経路で構成されている２入力１出力の合成手段を１入力２出力分配手段とし、残りの２個の接続経路でもう一方の１入力２出力分配手段として構成しても構わない。

［第２の実施の形態］
図３は、本発明の第２の実施の形態に係わるスイッチマトリックスを示す図である。本スイッチマトリックスは、第１および第２の入力端子１_１、１_２、第１および第２の入力用伝送線路１０_１、１０_２、第１および第２の１入力２出力スイッチ３_１、３_２、インタコネクション用伝送線路７_１、７_２、７_３、７_４、第１および第２の出力用伝送線路１０_９、１０_１０、１０_１０’、および第１と第２の出力端子２_１、２_２とで構成されている。

本スイッチマトリックスの実施の形態を第１の実施の形態との相違を中心に説明する。第１の実施の形態との最も主要な相違は、１入力２出力スイッチの出力側を互いに向い合せにして配置したことである。

本実施の形態のスイッチマトリックスは、第１および第２の１入力２出力スイッチ３_１、３_２の出力側を所定の間隔で互いに向い合せにして配置し、出力同士をインタコネクション用伝送線路７_１および７_２と、インタコネクション用伝送線路７_３および７_４とでそれぞれ最短に直結したことを最も主要な特徴とする。また、出力端子２_１、２_２への接続は、それぞれ出力用伝送線路１０_９をインタコネクション用伝送線路７_１、７_２の間に、出力用伝送線路１０_１０’をインタコネクション用伝送線路７_３、７_４の間にそれぞれ接続することにより実現している。

ここで、出力用伝送線路１０_１０’を含むインタコネクション用伝送線路は、２つの１入力２出力スイッチの間に極めてコンパクトに配置しているため、その接続長を第１の実施の形態と比較して短くすることができる。例えば線幅１０μｍ程度のコプレーナ線路を使用した場合、わずか１００μｍ角以下程度の領域にレイアウト可能である。従って、ＯＦＦ経路のオープンスタブの影響を緩和できると共に挿入損失を低減できるため、より一層の高周波動作が達成される。なお、出力用伝送線路１０_１０’の存在により、経路間の挿入損失にバラツキが生じるが、１０_１０’の長さを５０μｍ程度以下にできるためほとんど問題とならない。

図４は本実施の形態の変形例を示す図である。図４に示した実施の形態においては入力用伝送線路１０_１および１０_２を延伸し、入力端子１_１および１_２を一辺に集めることを可能にしている。ここで、この入力用伝送線路１０_１および１０_２の線幅をインタコネクション用伝送線路７_１〜７_４と比較して大幅に広く出来ることを利用し、低損失に伝送線路を引き回すことが可能になっている。したがって、入力および出力を対向から取出すように実装する必要がある場合などに、極めて有効な手段を提供することが出来る。

なお、前記と同様に、入力端子と出力端子とを入替え、かつ１入力２出力スイッチを２入力１出力スイッチに置き換えても構わない。

［第３の実施の形態］
図５は本発明の第３の実施の形態に係わるスイッチマトリックスを示す図である。本マトリックススイッチは、第１〜第４の入力端子１_１〜１_４、第１〜第４の入力用伝送線路１０_１〜１０_４、第１〜第４の１入力４出力スイッチ１１_１〜１１_４、第１〜第１６の第１のインタコネクション用伝送線路７_１〜７_１６、第１〜第６の第２のインタコネクション用伝送線路８_１〜８_６、第１〜第４の出力用伝送線路１０_５〜１０_８、および第１〜第４の出力端子２_１〜２_４とで構成され、４入力４出力（４×４）スイッチマトリックスとして動作する。

本実施の形態と図９に示した従来例との最も主要な相違点は、入力部のみに１入力４出力スイッチを配し、かつその出力を互いに対向させて配置したことである。これにより、所要スイッチ数の半減、インタコネクション用伝送線路数の削減、インタコネクション用伝送線路長の短縮および配線交差部の削減が可能になり、スイッチマトリックスの低損失化、挿入損失の経路依存性の低減、高アイソレーション化および小型化が可能になる。また、スイッチにｃｏｌｄＦＥＴを使用する場合には、所要ゲート幅を半減できるため、より一層の回路の小型化に効果がある。

本実施の形態によるスイッチマトリックスは、互いにその出力側を向い合せにして配置した１入力４出力スイッチペア（１１_１、１１_４）および（１１_２、１１_３）の出力同士を第１のインタコネクション用伝送線路８組（７_１および７_２）、（７_３および７_４）、（７_５および７_６）、（７_７および７_８）、（７_９および７_１０）、（７_１１および７_１２）、（７_１３および７_１４）、（７_１５および７_１６）で最短に接続している。

出力端子２_１への接続は、第１のインタコネクション用伝送線路７_１、７_２間と７_９、７_１０間を接続する第２のインタコネクション用伝送線路８_１に出力用伝送線路１０_５を接続することにより実現する。出力端子２_２への接続は、第１のインタコネクション用伝送線路７_３、７_４間と７_１１、７_１２間を接続する第２のインタコネクション用伝送線路８_２に接続された伝送線路８_５を介して出力用伝送線路１０_６を接続することにより実現する。出力端子２_３への接続は、第１のインタコネクション用伝送線路７_５、７_６間と７_１３、７_１４間を接続する第２のインタコネクション用伝送線路８_３に接続された伝送線路８_６を介して出力用伝送線路１０_７を接続することにより実現する。出力端子２_４への接続は、第１のインタコネクション用伝送線路７_７、７_８間と７_１５、７_１６間を接続する第２のインタコネクション用伝送線路８_４に出力用伝送線路１０_８を接続することにより実現する。

ここで、インタコネクション用伝送線路の数は従来例の１６本から１２本に減少しており、また配線交差部９の数も図９に示した従来の３６から図５に示すように１４（９_１〜９_１４）と半分以下に激減していることがわかる。さらに図示はしていないが、スイッチの制御線の数も半減でき、これらの制御線と信号線との交差数も半減できる。以上の２つの効果により、スイッチのアイソレーション特性を従来例より大幅に向上することが可能になる。

さらに、第１および第２のインタコネクション用伝送線路は、２つの１入力４出力スイッチペアの間にコンパクトに配置しているため、接続長を図９に示した従来の実施の形態と比較して大幅に短くすることができる。図５と図９は伝送線路を同一の線幅、線路間隔で図示しており、そのまま直接長さやサイズを比較できるようなっているが、最長経路同士のインタコネクション用伝送線路長を比較した場合、約１／４に短くすることができることがわかる。インタコネクション部の回路サイズも１／１０以下にすることができる。

また、例えば線幅１０μｍ程度のコプレーナ線路を使用した場合、このインタコネクション部はわずか３００μｍ角以下程度の領域にレイアウト可能である。従って、高密度のインタコネクション用伝送線路に起因する挿入損失を大幅に低減でき、かつ経路間の挿入損失のバラツキも大幅に抑えることが可能になる。また、スイッチにｃｏｌｄＦＥＴを使用する場合には、所要ゲート幅を半減できるため、より一層の回路の小型化効果がある。

なお、入力端子と出力端子とを入替え、かつ１入力４出力スイッチを４入力１出力スイッチに置き換えても構わない。

［その他の実施の形態］
図６、図７は、本発明の第３の実施の形態の変型例のスイッチマトリックスを示す図である。図６および図７に示した実施の形態においては、第１〜第４の出力端子２_１〜２_４および第１〜第４の出力用伝送線路１０_５〜１０_８を一辺に集めていることに最も主要な特徴がある。これは、図５に示した第３の実施の形態のスイッチマトリックス中の伝送線路８_５、８_６を出力端子側に移動させ、新たに伝送線路８_７を付加することにより達成される。これに伴い、配線交差部の数が４箇所増加するが、出力端子を一方向から取出すことが可能になり、装置化した場合に入出力のピン配置を一方向づつにすることを容易に出来る効果がある。図７に示した実施の形態においては、さらに入力用伝送線路１０_１〜１０_４を延伸し、入力端子１_１〜１_４を一辺に集めることを可能にしている。ここで、この入力用伝送線路１０_１〜１０_４の延伸による挿入損失の増大はほとんど問題とならない。これは、入力用伝送線路の線幅をインタコネクション用伝送線路と比較して大幅に広くできることを利用し、低損失に伝送線路を引き回すことが可能なことに起因している。したがって、入力および出力を対向させて取出すように実装する必要がある場合などに、極めて有効な手段を提供することができる。
なお、入力端子と出力端子とを入替え、かつ１入力４出力スイッチを４入力１出力スイッチに置き換えても構わない。

第１の実施の形態を示す回路構成図。図１の回路のシミュレーションによる特性図。第２の実施の形態を示す回路構成図。第２の実施の形態の変形例を示す回路構成図。第３の実施の形態を示す回路構成図。第３の実施の形態の第１の変形を示す回路構成図。第３の実施の形態の第２の変形を示す回路構成図。第１の従来例を示すスイッチマトリックスの回路構成図。第２の従来例を示すスイッチマトリックスの回路構成図。

符号の説明

１_１〜１_４：入力端子、
２_１〜２_４：出力端子、
３_１〜３_２：１入力２出力スイッチ、
４_１〜４_２：２入力１出力スイッチ、
５_１〜８：制御線、
６：制御端子、
７_１〜７_１６：第１のインタコネクション用伝送線路、
７１_１〜７１_２：第１のインタコネクション用伝送線路、
７７_１〜７７_１６：第１のインタコネクション用伝送線路、
８_１〜８_７：第２のインタコネクション用伝送線路、
９、９_１〜９_３６：配線交差部、
１０_１〜１０_４：入力用伝送線路、
１０_５〜１０_１０’：出力用伝送線路、
１１_１〜１１_４：１入力４出力スイッチ、
１２_１〜１２_４：４入力１出力スイッチ

Claims

第１および第２の１入力２出力スイッチと第１および第２の入力端子と第１および第２の出力端子と４個の第１の接続経路を備え、
前記第１の入力端子は前記第１の１入力２出力スイッチの入力に接続され、
前記第２の入力端子は前記第２の１入力２出力スイッチの入力に接続され、
前記４個の第１の接続経路のうちの２個の接続経路は、第１の２入力１出力の合成手段を形成し、
前記第１の２入力１出力の合成手段の出力が前記第１の出力端子に接続され、
前記４個の第１の接続経路の残りの２個の接続経路は、第２の２入力１出力の合成手段を形成し、
前記第２の２入力１出力の合成手段の出力が前記第２の出力端子に接続され、
前記第１の１入力２出力スイッチの２つの出力の一方は、前記第１の２入力１出力の合成手段の２つの入力の一方に接続され、他の一方は前記第２の２入力１出力の合成手段の２つの入力の一方に接続され、
前記第２の１入力２出力スイッチの２つの出力の一方は、前記第１の２入力１出力の合成手段の２つの入力の他の一方に接続され、上記２つの出力のうち他の一方は前記第２の２入力１出力の合成手段の２つの入力の他の一方に接続され、
前記第１の接続経路の長さが所望の動作周波数における伝送線路内波長の１／３６以下であることを特徴とするスイッチマトリックス。
請求項１に記載のスイッチマトリックスにおいて、前記４個の第１の接続経路のうちの２個の接続経路は、第１の１入力２出力の分配手段を形成し、前記４個の第１の接続経路の残りの２個の接続経路は、第２の１入力２出力の分配手段を形成し、
前記第１および第２の２入力１出力の合成手段の代わりにそれぞれ前記第１および第２の１入力２出力の分配手段を用い、
前記第１および第２の１入力２出力スイッチの代わりにそれぞれ第１および第２の２入力１出力スイッチを用い、
前記第１の１入力２出力の分配手段の入力が前記第１の入力端子に接続され、
前記第２の１入力２出力の分配手段の入力が前記第２の入力手段に接続され、
前記第１の２入力１出力スイッチの２つの入力の一方は、前記第１の１入力２出力の分配手段の２つの出力の一方に接続され、他の一方は前記第２の１入力２出力の分配手段の２つの出力の一方に接続され、
前記第２の２入力１出力スイッチの２つの入力の一方は、前記第１の１入力２出力の分配手段の２つの出力の他の一方に接続され、前記２つの入力のうち他の一方は前記第２の１入力２出力の分配手段の２つの出力の他の一方に接続されたことを特徴とするスイッチマトリックス。
請求項１または請求項２記載のスイッチマトリックスにおいて、
前記４個の第１の接続経路は、２個の第２の接続経路と２個の第３の接続経路を形成し、
前記第１と第２の１入力２出力スイッチの出力または第１と第２の２入力１出力スイッチの入力を所定の間隔で向かい合わせに配置し、
前記２個の第２の接続経路で前記第１と第２の１入力２出力スイッチの出力同士または前記第１と第２の２入力１出力スイッチの入力同士をそれぞれ接続し、
前記２個の第３の接続経路は、一端が第１および第２の出力端子または第１および第２の入力端子にそれぞれ接続され、他端が前記２個の第２の接続経路にそれぞれ接続され、
前記第３の接続経路の一方は、当該接続経路が接続されていない第２の接続経路と交差してなることを特徴とするスイッチマトリックス。
請求項１乃至請求項３の何れかに記載のスイッチマトリックスにおいて、
前記１入力２出力スイッチまたは２入力１出力スイッチはソース／ドレイン間をゲート電圧によりオン、オフする少なくとも２個以上のＦＥＴを用いて構成したことを特徴とするスイッチマトリックス。
ｎ個の１入力ｎ出力スイッチ（ｎは４以上の偶数）とｎ^２／２個の第４の接続経路とｎ個の第５の接続経路とｎ個の入力端子とｎ個の出力端子を備え、
前記ｎ個の１入力ｎ出力スイッチをｎ／２個づつ２グループに分割し、これら２グループの１入力ｎ出力スイッチの出力側を所定の間隔で向い合せに配置し、それぞれｎ／２個のスイッチペアを形成し、
前記ｎ個の入力端子は、前記ｎ個の１入力ｎ出力スイッチの入力にそれぞれ接続され、
前記出力側が向い合せに配置されたｎ／２個のスイッチペアの出力同士を前記ｎ^２／２個の第４の接続経路でそれぞれ接続し、
前記ｎ個の第５の接続経路の一端が前記ｎ個の出力端子にそれぞれ接続され、他端を前記ｎ^２／２個の第４の接続経路のうち、前記ｎ／２個の各スイッチペアに対する各接続経路から１箇所づつ接続したことを特徴とするスイッチマトリックス。
請求項５に記載のスイッチマトリックスにおいて、
ｎ個の前記１入力ｎ出力スイッチの代わりにｎ個のｎ入力１出力スイッチを用い、
前記分割された２グループのｎ入力１出力スイッチの入力側を所定の間隔で向い合わせに配置してｎ／２個のスイッチペアを形成し、
前記入力側が向かい合わせに配置されたｎ／２個のスイッチペアの入力同士を前記ｎ^２／２個の第４の接続経路でそれぞれ接続し、
前記ｎ個の出力端子は、前記ｎ個のｎ入力１出力スイッチの出力にそれぞれ接続され、
前記ｎ個の第５の接続経路の１端が前記ｎ個の入力端子にそれぞれ接続され、他端を前記ｎ^２／２個の第４の接続経路のうち、前記ｎ／２の各スイッチペアに対する各接続経路から１箇所づつ接続したことを特徴とするスイッチマトリックス。
請求項５または請求項６に記載のスイッチマトリックスにおいて、
前記１入力ｎ出力スイッチまたはｎ入力１出力スイッチはソース／ドレイン間をゲート電圧によりオンオフする少なくともｎ個以上のＦＥＴを用いて構成したことを特徴とするスイッチマトリックス。
請求項１乃至請求項７の何れかに記載のスイッチマトリックスにおいて、
前記各スイッチ、接続経路および入力端子および出力端子を同一半導体基板上に形成したことを特徴とするスイッチマトリックス。