JP2005236395A

JP2005236395A - 出力バッファ回路

Info

Publication number: JP2005236395A
Application number: JP2004040100A
Authority: JP
Inventors: Yusuke Fujiyama; 友資藤山
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2004-02-17
Filing date: 2004-02-17
Publication date: 2005-09-02
Anticipated expiration: 2024-02-17
Also published as: JP4301404B2

Abstract

【課題】面積を大きくすることなく、出力駆動能力を低下させることなく、低スルーレートを実現できるようにした出力バッファ回路を提供する。
【解決手段】負荷ＣＬを、入力電圧の遷移開始時には１つの出力トランジスタ（Ｐ１又はＮ１）で駆動し、遷移途中以降ではもう１つ追加した２つの出力トランジスタ（Ｐ１とＰ２又はＮ１とＮ２）で駆動する。遷移開始時に駆動する出力トランジスタ（Ｐ１又はＮ１）のゲート電圧波形を容量素子（Ｃ１又はＣ２）により鈍らす。これらにより低スルーレートを実現する。
【選択図】図１

Description

本発明は、低スルーレートを小さなサイズで実現できるようにした出力バッファ回路に関するものである。

例えば、２線式シリアルインターフェースとしてのＩ２Ｃバス規格では２０nsec以上の低スルーレートが要求され、またＩＣ２バス規格以外のノイズ対策でも低スルーレートが要求されることがある。そこでこのような低スルーレート要求に応える出力バッファ回路として、図４に示す構成のものが提案されている（例えば、特許文献１参照）。この出力バッファ回路は、入力端子ＩＮに入力した信号をプリバッファとしてのインバータＩＮＶ１１，ＩＮＶ１２を経由して容量素子Ｃ１１，Ｃ１２で遅延させ、その遅延信号で出力ＰＭＯＳトランジスタＰ１１、出力ＮＭＯＳトランジスタＮ１１を駆動し、出力端子ＯＵＴに得られる信号波形を鈍らせるものである。

また、図５に示すように構成したものも提案されている。これは、インバータＩＮＶ１３で駆動される出力ＰＭＯＳトランジスタＰ１２に高インピーダンス素子としてＰＭＯＳトランジスタＰ１３を直列接続し、インバータＩＮＶ１４で駆動される出力ＮＭＯＳトランジスタＮ１２に高インピーダンス素子としてＮＭＯＳトランジスタＮ１３を直列接続し、出力段を高インピーダンスとすることにより低スルーレートを実現したものである。
特開平６−１５２３７４号公報

ところが、上記図４に示した出力バッファ回路は、容量素子Ｃ１１，Ｃ１２に相当大きな容量値が要求されるため、これをオンチップで実現する場合には、大きなサイズが必要となりチップ面積が大きくなるという問題がある。また、容量素子Ｃ１１，Ｃ１２を外付けとして構成する場合には、利便性に欠ける問題がある。

一方、上記図５に示した出力バッファ回路は、高インピーダンスのトランジスタＰ１３，Ｎ１３によって駆動電流が制約され、出力端子ＯＵＴに接続すべき外部負荷によっては、必要な駆動力を発揮することができないという問題がある。

本発明の目的は、面積を大きくすることなく、出力駆動能力を低下させることなく、低スルーレートを実現できるようにした出力バッファ回路を提供することである。

請求項１にかかる発明の出力バッファ回路は、ドレインが出力端子に共通接続されソースが低電位電源に共通接続された第１の導電型の第１のトランジスタおよび第２のトランジスタと、ソースが前記第１のトランジスタのゲートに接続されドレインが前記第２のトランジスタのゲートに接続されゲートが前記出力端子に直接に、又は抵抗を介して接続された前記第１の導電型と反対の第２の導電型の第３のトランジスタと、ドレインが前記第２のトランジスタのゲートに接続されソースが前記低電位電源に接続されゲートが入力端子に接続された前記第１の導電型の第４のトランジスタと、前記入力端子と前記第１のトランジスタのゲートとの間に接続されたインバータと、を具備することを特徴とする。

請求項２にかかる発明は、請求項１に記載の出力バッファ回路において、さらに、前記インバータの出力端子と低電位電源との間に接続された容量素子を具備することを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の出力バッファ回路において、前記第１のトランジスタは前記第２のトランジスタよりも電流容量が小さいことを特徴とする。

請求項４にかかる発明の出力バッファ回路は、請求項１乃至３のいずれか１つに記載の出力バッファ回路において、各トランジスタの前記第１の導電型と前記第２の導電型を互いに置き換え、且つ前記第１，第２および第４のトランジスタのソースの前記低電位電源を高電位電源に置き換えたことを特徴とする。ここで、請求項１乃至４における第１の導電型のトランジスタは、例えばＮＭＯＳトランジスタであり、第２の導電型のトランジスタはＰＭＯＳトランジスタである。また、請求項１乃至４のいずれか１つに記載の出力バッファ回路において、前記トランジスタをバイポーラトランジスタに代え、前記ドレインをコレクタ、前記ソースをエミッタ、前記ゲートをベースに代えたものであってもよい。この場合は、第１の導電型のトランジスタはＮＰＮトランジスタとなり、第２の導電型のトランジスタはＰＮＰトランジスタとなる。

請求項５にかかる発明は、請求項１乃至３のいずれか１つに記載する出力バッファ回路からなる第１の回路と、請求項４に記載する出力バッファ回路からなる第２の回路とを具備し、前記第１の回路と前記第２の回路の前記入力端子を共通接続するとともに、前記出力端子を共通接続したことを特徴とする。

本発明によれば、入力電圧の遷移開始時では１つのトランジスタで負荷を駆動し、遷移途中以降ではもう１つ追加した２つのトランジスタでその負荷を駆動するので、その負荷は遷移開始時は高インピーダンスで駆動され遷移途中以降は低インピーダンスで駆動されることになり、出力駆動能力が低下することはない。また、このように遷移開始時は高インピーダンスで駆動されるので、図４に示す従来構成の出力バッファ回路で使用する容量素子を無くすことができ、また設ける場合でもその容量値を特別大きくする必要はなく、その面積を小さくできる。以上から、チップ面積を大きくすることなく、出力駆動能力を低下させることなく、低スルーレートを実現できる。

本発明では、負荷を、入力電圧の遷移開始時では１つのトランジスタで駆動し、遷移途中以降ではもう１つ追加した２つのトランジスタで駆動する。また、遷移開始時に駆動するトランジスタのゲート電圧波形を容量素子により鈍らす。以上により、容量素子の面積を大きくすることなく、また出力駆動能力を低下させることなく、低スルーレートを実現する。以下、詳しく説明する。

図１は本発明の実施例１の出力バッファ回路の構成を示す回路図である。Ｐ１，Ｐ２は出力ＰＭＯＳトランジスタ、Ｎ１，Ｎ２は出力ＮＭＯＳトランジスタである。面積（電流容量）はＰ１＜Ｐ２、Ｎ１＜Ｎ２の関係にある。Ｎ３は出力端子ＯＵＴの電圧によりトランジスタＰ２を制御するＮＭＯＳトランジスタ、Ｐ３は出力端子ＯＵＴの電圧によりトランジスタＮ２を制御するＰＭＯＳトランジスタ、Ｐ４は入力端子ＩＮの信号を反転するＰＭＯＳトランジスタ、Ｎ４は入力端子ＩＮの信号を反転するＮＭＯＳトランジスタ、ＩＮＶ１，ＩＮＶ２はプリバッファとしてのインバータ、Ｃ１〜Ｃ４は容量素子である。

さて、入力端子ＩＮの電圧が「Ｌ」（低レベル）→「Ｈ」（高レベル）に遷移したときは、インバータＩＮＶ２の出力ノードＮＧ１が「Ｌ」となってトランジスタＮ１は遮断となり、またトランジスタＮ４が導通となりそのドレインノードＮＧ２は「Ｌ」となってトランジスタＮ２も遮断する。一方、インバータＩＮＶ１の出力ノードＰＧ１が「Ｌ」となるが、このときインバータＩＮＶ１の出力トランジスタ（図示せず）の導通抵抗と容量素子Ｃ１の容量とによってノードＰＧ１の電圧の立ち下がりは鈍る。よってトランジスタＰ１は導通するもののその立ち上がりが鈍る。このとき、入力端子ＩＮが「Ｌ」→「Ｈ」に遷移した直後では、出力端子ＯＵＴの電圧は「Ｌ」であるので、トランジスタＮ３は遮断している。したがって、入力端子ＩＮが「Ｌ」→「Ｈ」に遷移した当初はトランジスタＰ１のみが導通するが、その導通により出力端子ＯＵＴの電圧がゆっくり上昇してトランジスタＮ３の閾値を超えるとそのトランジスタＮ３が導通するので、トランジスタＰ２が導通し、出力端子ＯＵＴの電圧が「Ｈ」の定常状態に落ち着く。このように、入力端子ＩＮの電圧が「Ｌ」→「Ｈ」に遷移したときは、まずトランジスタＰ１がゆっくり導通し、その後にトランジスタＰ２も導通して駆動能力を増大する。

次に、入力端子ＩＮの電圧が「Ｈ」→「Ｌ」に遷移したときは、インバータＩＮＶ１の出力ノードＰＧ１が「Ｈ」となってトランジスタＰ１は遮断となり、またトランジスタＰ４が導通となりそのドレインノードＰＧ２は「Ｈ」となってトランジスタＰ２も遮断する。一方、インバータＩＮＶ２の出力ノードＮＧ１が「Ｈ」となるが、このときインバータＩＮＶ２の出力トランジスタの導通抵抗と容量素子Ｃ２の容量とによってノードＮＧ１の電圧の立ち上がりは鈍る。よってトランジスタＮ１は導通するもののそのドレイン電圧の立ち下がりが鈍る。このとき、入力端子ＩＮが「Ｈ」→「Ｌ」に遷移した直後では、出力端子ＯＵＴの電圧は「Ｈ」であるので、トランジスタＰ３は遮断している。したがって、入力端子ＩＮが「Ｈ」→「Ｌ」に遷移した当初はトランジスタＮ１のみが導通するが、その導通により出力端子ＯＵＴの電圧がゆっくり下降してトランジスタＰ３の閾値を下回るとそのトランジスタＰ３が導通するので、トランジスタＮ２が導通し、出力端子ＯＵＴの電圧が「Ｌ」の定常状態に落ち着く。このように、入力端子ＩＮの電圧が「Ｈ」→「Ｌ」に遷移したときは、まずトランジスタＮ１がゆっくり導通し、その後にトランジスタＮ２も導通して駆動力を増大する。

以上のように、本実施例１の出力バッファ回路では、出力端子ＯＵＴの電圧が遷移直後〜遷移中盤まではトランジスタＰ１あるいはＮ１のみより高い出力インピーダンスで負荷ＣＬを駆動するので、その出力電圧の立ち上がりあるいは立ち下がり波形を鈍らせ、スルーレートを小さくできる。このとき容量素子Ｃ１，Ｃ２の容量値を小さくし、その面積も小さくできる。また、トランジスタのゲートには自然にゲート容量が形成されており、配線容量等も存在するため、所望するスルーレートによっては、意図的に形成する容量素子Ｃ１，Ｃ２を削除できる。さらに、出力端子ＯＵＴの電圧がトランジスタＮ３あるいはＰ３の閾値に達すればトランジスタＰ２あるいはＮ２が駆動され、これによりトランジスタＰ１とＰ２あるいはＮ１とＮ２が導通して、低い出力インピーダンスで負荷ＣＬを駆動するので、その負荷ＣＬが大きくなっても十分な電流をソース又はシンクでき、大きな駆動力を発揮できる。

なお、前記した容量素子Ｃ１，Ｃ２を削除して、ノードＰＧ２，ＮＧ２と接地端子ＧＮＤとの間に容量素子Ｃ３，Ｃ４を接続した場合は、トランジスタＰ２，Ｎ２のゲート電圧波形を鈍らせることができるので、同様にスルーレートを小さくできる。容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の全部を使用すれば、さらにスルーレートを小さくすることが可能となる。

また、図１に示した出力バッファ回路では、出力端子ＯＵＴの電圧の立ち上がり、立ち下がりの両方ともにその波形が鈍ることになるが、立ち下がり波形のみを鈍らせる場合にはシンク側のみで構成（ＩＮＶ１，Ｃ１，Ｐ１，Ｐ２，Ｎ３，Ｐ４を削除する。）したオープンドレイン型とすればよい。また、ＰＭＯＳトランジスタはコレクタ、エミッタ、ベースをもつＰＮＰバイポーラトランジスタに、ＮＭＯＳトランジスタはＮＰＮバイポーラトランジスタに、それぞれ置き換えることができる。

ここで、オープンドレイン型の出力バッファ回路について、従来技術との比較を行ってみる。図２(a)は図４の従来の出力バッファ回路のシンク側のみで構成したＩ２Ｃ対応の出力バッファ回路を示す図であり、ＬＳ１は入力電圧を１．３Ｖから３．３Ｖにシフトして出力するレベルシフタ、Ｒ１はプルアップ抵抗、ＣＬ１は負荷である。トランジスタＮ１１には４ｍＡバッファ相当のサイズのものを使用した。

図２(b)は図１の出力バッファ回路のシンク側のみで構成したＩ２Ｃ対応の出力バッファ回路を示す図であり、ＬＳ２は入力電圧を１．３Ｖから３．３Ｖにシフトして出力するレベルシフタ、Ｒ２はプルアップ抵抗、Ｒ３は保護抵抗、ＣＬ２は負荷である。トランジスタＮ１には１ｍＡバッファ相当のサイズのもの、トランジスタＮ２には３ｍＡバッファ相当のサイズのものをそれぞれ使用した。

図２(a)、(b)において、Ｒ１＝Ｒ２＝１．３ＫΩ、Ｃ１２＝Ｃ２、ＣＬ１＝ＣＬ２＝５０ｐＦ、ＶＤＤ１＝１．３Ｖ、ＶＤＤ２＝３．３Ｖである。これらの出力バッファ回路をＩ２Ｃバス・ファーストモードで使用する場合、バス仕様として出力電圧の立ち下がり時間が２５nsec以上でなければならない。図３にＳＰＩＣＥシミュレーションによる出力波形を示した。Vinは入力端子ＩＮの電圧波形、Vout1は図２(a)の出力バッファ回路の出力電圧波形、Vout2は図２(b)の出力バッファ回路の出力電圧波形である。

この図３からわかるように、図２(b)の出力バッファ回路は図２(a)の出力バッファ回路よりも、その立ち下がりが緩やかになっている。電圧Vout2の波形の「Ｌ」のレベルに着目すると、図２(b)の出力バッファ回路でも十分電流をシンクできていることがわかる。また、立ち下がり時間の測定値は、図２(a)の出力バッファ回路で１５．０６nsec、図２(b)の出力バッファ回路で２９．７８nsecであり、後者の方が大きくなっている。このように、容量素子Ｃ１２、Ｃ２を同一容量値とした場合であっても、図２(b)の出力バッファ回路の方が立ち下がり時間においてＩ２Ｃバスの仕様を満足させることができる。これに対し、図２(a)の出力バッファ回路でＩ２Ｃバスの仕様を満足させるには、容量素子Ｃ１２の容量値をさらに大きな値に設定しなければならず、面積増大を招く。

本発明の実施例１の出力バッファ回路の回路図である。 (a)は従来の図４の出力バッファ回路のシンク側のみで構成したオープンドレイン型の出力バッファ回路の回路図、(b)は本発明の実施例１の出力バッファ回路のシンク側のみで構成したオープンドレイン型の出力バッファ回路の回路図である。図２(a)、(b)の出力バッファ回路の入力電圧と出力電圧のシミュレーションによる波形図である。従来の出力バッファ回路の回路図である。従来の別の出力バッファ回路の回路図である。

符号の説明

Ｐ１〜Ｐ４，Ｐ１１〜Ｐ１３：ＰＭＯＳトランジスタ
Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１３：ＮＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ１１〜ＩＮＶ１４：インバータ
Ｃ１〜Ｃ４，Ｃ１１，Ｃ１２：容量素子
ＣＬ，ＣＬ１，ＣＬ２：負荷
Ｒ１〜Ｒ３：抵抗
ＬＳ１，ＬＳ２：レベルシフタ

Claims

ドレインが出力端子に共通接続されソースが低電位電源に共通接続された第１の導電型の第１のトランジスタおよび第２のトランジスタと、
ソースが前記第１のトランジスタのゲートに接続されドレインが前記第２のトランジスタのゲートに接続されゲートが前記出力端子に直接に、又は抵抗を介して接続された前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
ドレインが前記第２のトランジスタのゲートに接続されソースが前記低電位電源に接続されゲートが入力端子に接続された前記第１の導電型の第４のトランジスタと、
前記入力端子と前記第１のトランジスタのゲートとの間に接続されたインバータと、
を具備することを特徴とする出力バッファ回路。
請求項１に記載の出力バッファ回路において、さらに、
前記インバータの出力端子と低電位電源との間に接続された容量素子を具備することを特徴とする出力バッファ回路。
請求項１又は２に記載の出力バッファ回路において、
前記第１のトランジスタは前記第２のトランジスタよりも電流容量が小さいことを特徴とする出力バッファ回路。
請求項１乃至３のいずれか１つに記載の出力バッファ回路において、
各トランジスタの前記第１の導電型と前記第２の導電型を互いに置き換え、且つ前記第１，第２および第４のトランジスタのソースの前記低電位電源を高電位電源に置き換えたことを特徴とする出力バッファ回路。
請求項１乃至３のいずれか１つに記載する出力バッファ回路からなる第１の回路と、
請求項４に記載する出力バッファ回路からなる第２の回路とを具備し、
前記第１の回路と前記第２の回路の前記入力端子を共通接続するとともに、前記出力端子を共通接続したことを特徴とする出力バッファ回路。