JP2005236167A

JP2005236167A - 半導体装置及びその製造方法

Info

Publication number: JP2005236167A
Application number: JP2004045829A
Authority: JP
Inventors: Hiroshi Matsuyama; 浩松山; Aki Sugawara; 亜季菅原; Takaaki Kuragano; 孝昭倉賀野
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2004-02-23
Filing date: 2004-02-23
Publication date: 2005-09-02

Abstract

【課題】ＰＩＮ構造を有する回路内蔵受光素子において、アウトディフュージョンによるＰ拡散層の形成を解消し、高速応答、高感度特性を実現する。
【解決手段】受光素子と、当該受光素子の出力電気信号を処理する集積回路が同一基板上に形成されてなる半導体装置である。受光素子は、Ｐ^＋層２と、Ｐ^＋層上に形成されるＰ型エピタキシャル成長層３と、Ｐ型エピタキシャル成長層３上に形成されたＮ型エピタキシャル成長層４と、Ｎ型エピタキシャル成長層４上に形成されるＮ^＋拡散層５から構成されるＰＩＮ構造を有する。Ｎ^＋拡散層５は、Ｐ型エピタキシャル成長層３にまで到達する深さで形成されている。
【選択図】図１

Description

本発明は、受光素子とその出力電気信号を処理する集積回路が同一基板上に形成された半導体装置及びその製造方法に関するものであり、特に、高速応答、高感度特性を実現するための技術に関する。

例えば光ピックアップに用いられる受光素子においては、高速応答、高感度特性を得るためには、ＰＩＮ構造を有する受光素子が有効であり、このＰＩＮ構造の受光素子と受光素子から出力される電気信号を処理する集積回路を同一基板に形成し、より一層の高速応答を実現した回路内蔵受光素子が提案されている（例えば、特許文献１等を参照）。

この回路内蔵受光素子では、例えば図６に示すように、Ｐ型基板１０１上に、Ｐ^＋層１０２が形成され、さらにＰ型エピタキシャル成長層１０３、及びＮ型エピタキシャル成長層１０４が順次形成され、Ｎ型エピタキシャル成長層１０４に高濃度のＮ^＋拡散を入れることでＮ^＋拡散層１０５が形成され、いわゆるＰＩＮ構造の受光素子が構成されている。

また、受光素子から出力される電気信号を処理する集積回路としてバイポーラトランジスタが形成されている。バイポーラトランジスタのうち、ｎｐｎトランジスタは、Ｐ型エピタキシャル成長層１０３に埋め込み形成されたＮ^＋型埋め込み拡散層１０６と、この上に形成されたＮ型エピタキシャル成長層１０４を備え、さらにこのＮ型エピタキシャル成長層１０４に形成されたＮ^＋型層１０９、Ｐ^＋型ベース層１０８、Ｎ^＋型エミッタ層１０７、及びこれらにそれぞれ電気的に接続されたコレクタ電極、ベース電極、エミッタ電極等を備えている。

ｐｎｐトランジスタは、Ｐ型エピタキシャル成長層１０３上に埋め込み拡散により形成されたＮ^＋型埋め込み拡散層１１０と、Ｎ型埋め込み拡散層１１０上に形成されたＰ^＋型埋め込み拡散層１１１と、Ｐ^＋型埋め込み拡散層１１１上にエピタキシャル成長により形成されたＮ型エピタキシャル成長層１０４を備え、さらには、Ｎ型エピタキシャル成長層１０４に形成されたＰ^＋型層１１５、Ｎ^＋型層１１４及びＰ^＋型エミッタ層１１３、これらにそれぞれ電気的に接続されたコレクタ電極、ベース電極、エミッタ電極等を備えている。
特開２００１−１３５８０８号公報

ところで、このＰＩＮ構造の受光素子においては、照射された光の多くを空乏層で吸収するため、なるべく空乏層を広げる必要があり、そのために低濃度領域（Ｉ層）を形成する必要がある。この構造は、例えばＰ基板上に高濃度Ｐ拡散層（Ｐ^＋層）、低濃度ＰＥＰＩ層（Ｉ層：Ｐエピタキシャル成長層）を形成し、その後、通常のバイポーラプロセス（ｎｐｎトランジスタ及びｐｎｐトランジスタ）を形成することにより得られる。出来上がりの断面構造は、図６に示す通りである。

しかしながら、前述の構造の回路内蔵受光素子の場合、標準プロセス形成時にＰエピタキシャル成長層１０３に対して例えばｐｎｐトランジスタのＰ^＋型埋め込み拡散層１１１形成のためのＰ拡散を行う必要があるが、その後のＮ型エピタキシャル成長層１０４形成時に、アウトディフュージョン効果によりＮ型エピタキシャル成長層１０４とＰエピタキシャル成長層１０３の間にＰ拡散層が形成されてしまうという問題がある。

ＰＩＮ構造の受光素子において、Ｉ層に相当する部分にＰ拡散層が形成されると、空乏層が広がるのを妨げ、応答性や感度特性に悪影響を及ぼすという問題が生ずる。図７に、前記Ｐ拡散層が形成された場合のＰＩＮ構造受光素子における濃度プロファイルを示す。ＰＮジャンクション位置にアウトディフュージョンによるＰ拡散層が形成され、空乏層が広がらない構造となっている。

本発明は、このような従来の実情に鑑みて提案されたものであり、アウトディフュージョンによるＰ拡散層の形成を解消し、高速応答、高感度特性を有する半導体装置を提供することを目的とし、さらには、その製造方法を提供することを目的とする。

上述の目的を達成するために、本発明に係る半導体装置は、受光素子と、当該受光素子の出力電気信号を処理する集積回路が同一基板上に形成されてなる半導体装置であって、前記受光素子は、Ｐ^＋層と、Ｐ^＋層上に形成されるＰ型エピタキシャル成長層と、前記Ｐ型エピタキシャル成長層上に形成されたＮ型エピタキシャル成長層と、前記Ｎ型エピタキシャル成長層上に形成されるＮ^＋拡散層から構成されるＰＩＮ構造を有し、前記Ｎ^＋拡散層は、前記Ｐ型エピタキシャル成長層まで到達するように形成されていることを特徴とする。

また、本発明の半導体装置の製造方法は、受光素子と、当該受光素子の出力電気信号を処理する集積回路を同一基板上に形成する半導体装置の製造方法であって、Ｐ型基板上にＰ^＋層、Ｐ型エピタキシャル成長層、及びＮ型エピタキシャル成長層を順次形成し、前記Ｎ型エピタキシャル成長層に高濃度のＮ^＋拡散を入れることでＮ^＋拡散層をＰ型エピタキシャル成長層まで到達するように形成することを特徴とする。

ｎ領域（Ｎ型エピタキシャル成長層）に高濃度のＮ^＋拡散を入れることで、ＰＮジャンクション位置において、アウトディフュージョンによるＰ拡散層の形成が解消され、空乏層が深い位置まで広がる。その結果、高速応答、高感度特性が実現される。

本発明によれば、ＰＩＮ構造を有する受光素子とその出力電気信号を処理する集積回路とが同一基板上に形成された半導体装置において、アウトディフュージョンによるＰ拡散層の形成を解消することができ、高速応答、高感度特性を有する半導体装置を提供することが可能である。

以下、本発明を適用した半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。

本実施形態の半導体装置は、例えば光ピックアップに用いられるものであり、ＰＩＮ構造の受光素子と、当該受光素子から出力される電気信号を処理する集積回路が同一基板に形成されてなるものである。

そして、受光素子部分においては、図１に示すように、Ｐ型基板１上に、Ｐ^＋層２が形成され、さらにＰ型エピタキシャル成長層３、及びＮ型エピタキシャル成長層４が順次形成され、Ｎ型エピタキシャル成長層４に高濃度のＮ^＋拡散を入れることでＮ^＋拡散層５が形成され、いわゆるＰＩＮ構造の受光素子が構成されている。

また、Ｐ型基板１上には、受光素子から出力される電気信号を処理する集積回路としてｎｐｎトランジスタ及びｐｎｐトランジスタが形成されている。

ｎｐｎトランジスタは、Ｐ型エピタキシャル成長層３上に埋め込み形成されたＮ^＋型埋め込み拡散層６と、この上に形成されたＮ型エピタキシャル成長層４を備え、さらにこのＮ型エピタキシャル成長層４に形成されたＮ^＋型層９、Ｐ^＋型ベース層８、Ｎ^＋型エミッタ層７、及びこれらにそれぞれ電気的に接続されたコレクタ電極、ベース電極、エミッタ電極等を備えている。

ｐｎｐトランジスタは、Ｐ型エピタキシャル成長層３上に埋め込み拡散により形成されたＮ^＋型埋め込み拡散層１０と、Ｎ型埋め込み拡散層１０上に形成されたＰ^＋型埋め込み拡散層１１と、Ｐ^＋型埋め込み拡散層１１上にエピタキシャル成長により形成されたＮ型エピタキシャル成長層４を備え、さらには、Ｎ型エピタキシャル成長層４に形成されたＰ^＋型層１５、Ｎ^＋型層１４及びＰ^＋型エミッタ層１３、及びこれらにそれぞれ電気的に接続されたコレクタ電極、ベース電極、エミッタ電極等を備えている。

本発明では、前記受光素子部分において、Ｎ型エピタキシャル成長層４に高濃度のＮ^＋拡散を入れることで形成されるＮ^＋拡散層５が、Ｐ型エピタキシャル成長層３にまで到達する深さで形成されている。その結果、ＰＮジャンクション位置において、アウトディフュージョンによるＰ拡散層の形成が解消され、空乏層が深い位置まで広がり、高速応答、高感度特性が実現されている。

このような構造の半導体装置は、次のようにして製造される。先ず、従来の半導体装置と同様、Ｐ型基板１上に、Ｐ^＋層２を形成し、さらにＰ型エピタキシャル成長層３を形成する。次いで、ｎｐｎトランジスタ及びｐｎｐトランジスタに対応して、Ｎ型埋め込み拡散層６，１０を形成し、さらにｐｎｐトランジスタのＰ^＋型埋め込み拡散層１１を形成する。さらに、この上にＮ型エピタキシャル成長層４を形成するが、このときＰ型エピタキシャル成長層３とＮ型エピタキシャル成長層４の界面にアウトディフュージョンによるＰ拡散層が形成される。

そこで、本発明では、Ｎ型エピタキシャル成長層４に高濃度のＮ^＋拡散を入れ、Ｎ^＋拡散層５を、Ｐ型エピタキシャル成長層３にまで到達する深さで形成する。図２は、Ｎ^＋拡散層５をＰ型エピタキシャル成長層３まで到達する深さで形成した場合のＰＩＮ受光素子の濃度プロファイルを示すものである。

Ｎ^＋拡散層５をＰ型エピタキシャル成長層３まで到達する深さまで形成することで、Ｐ型エピタキシャル成長層３とＮ型エピタキシャル成長層４の界面にアウトディフュージョンにより形成されたＰ拡散層が打ち消され、Ｐ型エピタキシャル成長層３がＩ領域（空乏層）として深い位置まで広がっている。

前述の構造の半導体装置において、受光素子部分に形成されるＮ^＋拡散層５を複数に分割形成することも可能である。図３及び図４は、Ｎ^＋拡散層５を面内方向において４分割した例を示すものである。図５は、Ｎ^＋拡散層５を４分割した場合の等価回路を示すものであり、４つの受光ダイオード２０が並列形成された形になる。

以上のようなＰＩＮ受光素子の高速化、高感度化により、例えばＤＶＤＲＯＭ光ピックアップ用の回路内蔵受光素子（ＰＤＩＣ）のような、高速応答及び低ノイズが要求される製品に対応することができ、その利用価値は極めて大きい。

本発明を適用した半導体装置（ＰＤＩＣ）の構造を示す断面図である。受光素子部分の濃度プロファイルを示す図である。Ｎ^＋拡散層を４分割形成した半導体装置（ＰＤＩＣ）の構造を示す断面図である。Ｎ^＋拡散層を４分割形成した半導体装置（ＰＤＩＣ）の構造を示す平面図である。Ｎ^＋拡散層を４分割形成した半導体装置（ＰＤＩＣ）の等価回路を示す図である。従来の半導体装置（ＰＤＩＣ）の構造を示す断面図である。従来の半導体装置における受光素子部分の濃度プロファイルを示す図である。

符号の説明

１Ｐ型基板、２Ｐ^＋層、３Ｐ型エピタキシャル成長層、４Ｎ型エピタキシャル成長層、５Ｎ^＋拡散層

Claims

受光素子と、当該受光素子の出力電気信号を処理する集積回路が同一基板上に形成されてなる半導体装置であって、
前記受光素子は、Ｐ^＋層と、Ｐ^＋層上に形成されるＰ型エピタキシャル成長層と、前記Ｐ型エピタキシャル成長層上に形成されたＮ型エピタキシャル成長層と、前記Ｎ型エピタキシャル成長層上に形成されるＮ^＋拡散層から構成されるＰＩＮ構造を有し、
前記Ｎ^＋拡散層は、前記Ｐ型エピタキシャル成長層まで到達するように形成されていることを特徴とする半導体装置。
前記集積回路は、ｎｐｎトランジスタ及びｐｎｐトランジスタにより構成されていることを特徴とする請求項１記載の半導体装置。
前記Ｎ^＋拡散層は、面内方向において複数に分割形成されていることを特徴とする請求項１又は２記載の半導体装置。
受光素子と、当該受光素子の出力電気信号を処理する集積回路を同一基板上に形成する半導体装置の製造方法であって、
Ｐ型基板上にＰ^＋層、Ｐ型エピタキシャル成長層、及びＮ⁻型エピタキシャル成長層を順次形成し、前記Ｎ型エピタキシャル成長層に高濃度のＮ^＋拡散を入れることでＮ^＋拡散層をＰ型エピタキシャル成長層まで到達するように形成することを特徴とする半導体装置の製造方法。
前記Ｐ型エピタキシャル成長層を形成した後、前記集積回路形成のためのＰ拡散を行い、前記Ｎ型エピタキシャル成長層を形成することを特徴とする請求項４記載の半導体装置の製造方法。