JP2005234305A - 容量性負荷駆動回路,その駆動方法及びプラズマディスプレイ装置 - Google Patents

容量性負荷駆動回路,その駆動方法及びプラズマディスプレイ装置 Download PDF

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Abstract

【課題】 無駄な消費電力を低減した容量性負荷駆動回路及びそれを使用した低消費電力のPDP装置の実現。
【解決手段】 容量性負荷Cpの両方の端子を高電位と低電位の間でそれぞれ変化させる第1及び第2の駆動回路とを備え、第1及び第2の駆動回路は、接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路SW1,SW3と、記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路SW2,SW4と、第1又は第2のスイッチ回路と並列に設けられたダイオードD1-D4とをそれぞれ備える容量性負荷駆動回路の駆動方法であって、ダイオードD1-D4が導通してから、接続される端子の電位が変化するまでの間に、ダイオードに並列に接続されるスイッチ回路SW1,SW2が導通状態になる期間を備える。
【選択図】 図9

Description

本発明は、プラズマディスプレイ装置(PDP装置)や液晶表示装置などの各電極の電位を変化させる容量性負荷駆動回路,その駆動方法及びプラズマディスプレイ装置に関する。
プラズマディスプレイ装置(PDP装置)や液晶表示装置は、隣接又は対向して配置された多数の電極を有し、各電極を高電位と低電位の間で変化させる。各電極は隣接又は対向して配置された電極との間で容量性負荷を形成し、各電極を高電位と低電位の間で変化させる駆動回路は、容量性性負荷の端子の電位を変化させることになる。このような駆動回路を容量性負荷駆動回路と呼んでおり、PDP装置や液晶表示装置に限らず、広く使用されている。特に、PDP装置は高電位と低電位の差(駆動電圧)が大きいため耐電圧の大きな駆動素子を使用する必要がある上、変化させる周期(駆動周期)も短いため、発熱などの問題があり、使用する容量性負荷駆動回路の一層の改良が求められている。ここでは、PDP装置に使用する容量性負荷駆動回路を例として説明を行うが、これに限定されず、他の装置に使用される容量性負荷駆動回路にも適用可能である。
PDP装置及びそこで使用されている容量性負荷駆動回路については、特許文献1から3などに記載されており、広く知られているのでここでは詳しい説明を省略し、発明に直接関係する点についてのみ簡単に説明する。
PDP装置では、一方の基板上に第1の方向に伸びる複数の第1の電極(X電極)と第2の電極(Y電極)を交互に配置し、対向する基板上に第1の方向に対して垂直な第2の方向に伸びる複数のアドレス電極を配置し、隣接するX電極とY電極の組みとアドレス電極の交点部分に表示セルが形成される。基板間には放電ガスが封入されており、各電極間に電圧を印加して放電を発生させ、放電により発生した紫外線が対向基板上に設けられた蛍光体を励起して発光する。各電極間に容量が形成されるが、特にX電極とY電極は隣接して平行に配置されるので、X電極とY電極間には大きな容量が形成される。
現在実用化されているPDP装置は、表示するセルを選択する期間(アドレス期間)と表示点灯のための放電を行う表示期間(サステイン期間)とを分離したアドレス・表示分離方式のAC型PDP装置である。図1は、アドレス・表示分離方式のAC型PDP装置の1サブフィールドの駆動波形を示す図である。図示のように、1サブフィールドは、全表示セルを同じ状態にするリセット期間(R)と、点灯する表示セルを選択するアドレス期間(A)と、選択した表示セルで繰り返し放電を発生させて発光させるサステイン期間(S)とで構成される。サステイン期間における繰り返し放電の回数で各サブフィールドの輝度が決定される。PDP装置は、点灯と非点灯のみが選択できるだけなので、1表示画面を複数の輝度の異なるサブフィールドで構成し、表示セル毎に点灯するサブフィールドを組み合わせて階調表示を行う。
PDP装置は、X電極、Y電極及びアドレス電極の電位を図1の駆動波形に従って変化させる第1(X)電極駆動回路、第2(Y)電極駆動回路及びアドレス電極駆動回路を有する。複数のX電極は共通に接続されており、X電極駆動回路はすべてのX電極の電位を共通に変化させる。Y電極駆動回路は、アドレス期間にはY電極に順に走査パルスを印加すると共に、サステイン期間にはすべてのY電極の電位を共通に変化させる。また、アドレス電極駆動回路は、アドレス期間において、点灯する表示セルのアドレス電極にアドレスパルスを印加する。
図示のように、サステイン期間にはすべてのX電極とY電極に交互にサステインパルスが印加され、更にX電極とY電極間の容量が大きいため、X電極駆動回路及びY電極駆動回路での動作において大きな電力を消費するのがサステインパルスの印加である。以下、X電極駆動回路及びY電極駆動回路のサステインパルス印加動作の問題を主として説明する。
図2の(A)は、PDP装置におけるX電極駆動回路及びY電極駆動回路の基本構成、すなわち容量性負荷駆動回路の基本構成を示す図である。図2の(A)において、CpがX電極とY電極間に形成される容量を示し、容量Cpの左側の部分がX電極駆動回路であり、右側の部分がY電極駆動回路である。前述のようにX電極は共通に接続されており、図示のように、X電極駆動回路は容量性負荷Cpの一方の端子(X電極)と高電位電源との接続を切り換えるスイッチSW1と、X電極と低電位電源との接続を切り換えるスイッチSW2と、スイッチSW1と並列に設けられたダイオードD1と、スイッチSW2と並列に設けられたダイオードD2とを有する。ダイオードD1及びD2は、後述するようにY電極の電位を変化させる時の電流経路を形成すると共に、図1に示したサステイン期間以外でX電極の電位を変化させるために設けられる。
前述のように、Y電極駆動回路は、アドレス期間にはY電極に順に走査パルスを印加する必要があり、各Y電極毎に個別第2(Y)電極駆動回路を設ける。各個別Y電極駆動回路は、図示のように、容量性負荷Cpの他方の端子(Y電極)と高電位電源との接続を切り換えるスイッチSW3と、Y電極と低電位電源との接続を切り換えるスイッチSW4と、スイッチSW3と並列に設けられたダイオードD3と、スイッチSW4と並列に設けられたダイオードD4とを有する。ダイオードD3及びD4は、ダイオードD1及びD2と同じ目的で設けられている。なお、サステイン期間では、全個別Y電極駆動回路は同じ動作を行うので、以下の説明では、図2の(A)の右側に示したY電極駆動回路が全個別Y電極駆動回路に相当するとして説明する。
図2の(A)では、PDP装置において容量性負荷を形成するX電極とY電極の電位をそれぞれ変化させる場合の容量性負荷駆動回路の基本構成を示すが、容量性負荷の一方の端子の電位が固定され、他方の端子の電位のみを変化させる容量性負荷駆動回路もある。その場合の容量性負荷駆動回路は図2の(B)に示すような基本構成を有する。本発明は、図2の(B)に示すような基本構成にも適用可能である。
図3は、スイッチSW1−SW4として使用されるスイッチ素子の例を示す図である。PDP装置では、X電極とY電極間に約180Vの電圧を印加しており、高耐電圧の素子を使用する必要がある。図3の(A)はバイポーラトランジスタを、(B)はMOSFETを、(C)はIGBTを示す。MOSFETは、並列に寄生ダイオードが形成されている。従って、図2のスイッチSW1−SW4としてMOSFETを使用すると、ダイオードD1−D4が形成されることになり、このようにして形成されたダイオードD1−D4のみを使用する場合も、更に別に個別のダイオードを付加する場合もある。いずれにしろ、このような寄生ダイオードもダイオードD1−D4として扱う。バイポーラトランジスタ及びIGBTは、寄生ダイオードを有さない場合もあるので、バイポーラトランジスタ及びIGBTでスイッチSW1−SW4を構成する場合には、別に個別のダイオードを付加する。
また、MOSFETは両方向に電流を流すことが可能であるが、バイポーラトランジスタ及びIGBTは、一方向にのみ電流を流すだけである。更に、バイポーラトランジスタ及びIGBTは、オン状態になって電流を流した後、残留キャリアが素子内に多数存在し、その状態がある程度長時間維持される。これに対して、MOSFETは、オン状態になって電流を流した後、残留キャリアは急激に減少する。但し、MOSFETの寄生ダイオードに電流が流れると、残留キャリアが素子内に多数存在し、その状態がある程度長時間維持される。また、個別のダイオードも、電流が流れると、残留キャリアが素子内に多数存在し、その状態がある程度長時間維持される。
図4は、図2の(A)の容量性負荷駆動回路におけるスイッチタイミングと容量性負荷の電位変化を示す図であり、図5はその場合の電流経路を説明する図である。なお、以下の図において、矢印は電流経路を示し、破線の矢印は残留キャリアによる電流を示す。この図は、X電極とY電極の電位が、同時に低電位(L)になるが、同時に高電位(H)にはならない駆動方法の場合の例を示す。X電極の電位を低電位から高電位に変化させる時には、SW2とSW3をオフ状態(遮断状態)にし、SW4をオン状態(導通状態)にした上で、SW1をオン状態にする。これにより、図5の(A)に示すように、CpのX電極がSW1を介してX電極駆動回路の高電位電源に接続され、X電極が低電位から高電位に変化する。Cpのこのような充電を行うには電流経路が形成される必要があり、この場合は、高電位電源、SW1、Cp、SW4及びY電極駆動回路の低電位電源に至る電流経路が形成される。X電極が高電位に変化した後、SW1とSW4はオフ状態にされる。
X電極の電位を高電位から低電位に変化させる時には、SW1、SW3及びSW4をオフ状態(遮断状態)にし、SW2をオン状態にする。これにより、図5の(B)に示すように、CpのX電極がSW2を介してX電極駆動回路の低電位電源に接続され、X電極が高電位から低電位に変化する。この場合、Y電極駆動回路の低電位電源、D4、Cp、SW2及びX電極駆動回路の低電位電源に至る電流経路が形成される。図4において、D4はダイオードD4を流れる電流を示す。このように、電流経路を形成するのにD4が使用される。SW4をバイポーラトランジスタ又はIGBTで構成すると、この経路の方向に電流を流すことはできないので、D4はかならず必要である。また、SW4をMOSFETで構成すると、この経路の方向に電流を流すことができるが、MOSFETには寄生ダイオードが存在するので、D4が存在する。
Y電極の電位を低電位から高電位に変化させる時には、SW1とSW4をオフ状態にし、SW2をオン状態に維持した上で、SW3をオン状態にする。これにより、図5の(C)に示すように、CpのX電極がSW3を介してY電極駆動回路の高電位電源に接続され、Y電極が低電位から高電位に変化する。この場合、Y電極駆動回路の高電位電源、SW3、Cp、SW2及びX電極駆動回路の低電位電源に至る電流経路が形成される。X電極が高電位に変化した後、SW2とSW3はオフ状態にされる。
Y電極の電位を高電位から低電位に変化させる時には、SW1、SW2及びSW3をオフ状態にし、SW4をオン状態にする。これにより、図5の(D)に示すように、CpのX電極がSW4を介してY電極駆動回路の低電位電源に接続され、Y電極が高電位から低電位に変化する。この場合、X電極駆動回路の低電位電源、D2、Cp、SW4及びY電極駆動回路の低電位電源に至る電流経路が形成される。図4において、D2はダイオードD2を流れる電流を示す。このように、D2はかならず存在する必要がある。
図4及び図5は、図2の(A)の容量性負荷駆動回路において、X電極とY電極の電位が、同時に低電位になるが、同時に高電位にはならない駆動方法の場合の例を示すが、X電極とY電極の電位が、同時に高電位になるが、同時に低電位にはならない駆動方法もある。図6は、X電極とY電極の電位が、同時に高電位になるが、同時に低電位にはならない駆動方法の場合のスイッチタイミングと容量性負荷の電位変化を示す図であり、図7はその場合の電流経路を説明する図であり、それぞれ図4及び図5に対応する。
図6及び図7の動作は、図4及び図5の動作に類似しているので説明は省略するが、図6及び図7の動作では、電流経路を形成するのにD1とD3が使用される。
以上のように、図4及び図5の動作では電流経路を形成するのにD2とD4が使用され、D1とD3は使用されず、図6及び図7の動作では電流経路を形成するのにD2とD4が使用され、D2とD4は使用されない。しかし、前述のように、D1−D4は、X電極及びY電極の電位を、リセット期間及びアドレス期間で変化させるのに使用され、実際のPDP装置のX電極及びY電極駆動回路には設けられるので、ここではD1−D4を設けた例を説明するが、これに限られない。
特許第3201603号公報 特開2001−13917号公報 特許第2801893号公報
前述のように、バイポーラトランジスタ及びIGBTは、オン状態になって電流を流した後、残留キャリアが素子内に多数存在し、その状態がある程度長時間維持される。また、MOSFETの寄生ダイオード及び個別のダイオードも、電流が流れると、残留キャリアが素子内に多数存在し、その状態がある程度長時間維持される。
PDP装置において、サステインパルスの個数は表示の輝度に関係しており、輝度向上のために1表示フレーム内のサステインパルスの個数を増加することが求められている。そのため、サステインパルスの周期はできるだけ短くすることが求められており、例えば1μs程度にすることが望まれている。サステインパルスの周期を短くすると、バイポーラトランジスタ、IGBT及びダイオードが導通することにより発生した残留キャリアが低減しないうちに、容量性負荷の端子(X電極、Y電極)の電位が変化して、残留キャリアが負荷として作用するという問題がある。以下、図5を参照してこの問題を説明する。なお、スイッチはすべてIGBTで構成され、各IGBTに並列に個別ダイオードが接続されているとして説明を行う。
図5の(A)に示すように、X電極が低電位から高電位に変化する時には、SW1とSW4が導通するため、SW1とSW4に残留キャリアが形成される。図5の(B)に示すように、X電極が高電位から低電位に変化する時には、SW2とD4が導通して、Cpに蓄積された電荷がX電極からX電極駆動回路の低電位電源に電流が流れる。この時、SW1の残留キャリアもSW2を介して流れる。そのため、Cpに蓄積された電荷とSW1の残留キャリアの合計に相当する電流が、SW2を介してX電極駆動回路の低電位電源に流れることになる。また、D4が導通するため、D4に残留キャリアが形成される。
同様に、図5の(C)に示すように、Y電極が低電位から高電位に変化する時には、CpのY電極を充電する電荷とD4の残留電荷の合計に相当する電流がSW3を介して流れる。図5の(A)でSW4が導通した時の残留キャリアは、D4に形成された残留キャリアより形成されてからの時間が長いため低減しやすいが、残留している場合には、SW3を介して流れる電流にSW4の残留キャリアの分が加えられる。同様に、図5の(D)の場合には、SW4を流れる電流にSW3の残留キャリアに相当する電流が付加され、図5の(A)の場合には、SW1を流れる電流にD2とSW2の残留キャリアに相当する電流が付加される。
図7の動作においても、同様に残留キャリアに相当する電流が付加された電流が流れる。
このような容量性負荷駆動回路で、残留キャリアにより消費される電力Pは、駆動電流を増加させる残留キャリアの電荷量をQc、高電位と低電位の電位差(電圧)をVs、サステイン周波数をfとすると、P=Qc×Vs×fである。
前述のように、PDP装置では、容量性負荷(X電極とY電極間)に印加される電圧は約180Vと非常に高い上、サステイン周波数fも大きくなっているため、駆動電流を増加させる残留キャリアによる消費電力の増加、及びそれに伴う駆動素子の発熱が大きな問題である。
本発明は、容量性負荷駆動回路及びそれを使用するPDP装置において、残留キャリアによる消費電力を低減することを目的とする。
上記目的を実現するため、本発明によれば、残留キャリアを容量性負荷(X電極とY電極間)に印加される駆動電圧で駆動せず、駆動電圧より十分に小さい電圧で駆動して低減させる。残留キャリアを低減させる電圧が小さいので、駆動電圧で残留キャリアを低減させる場合に比べて、消費電力を大幅に低減できる。
本発明の第1の態様は、容量性負荷駆動回路のスイッチ回路と並列に設けられたダイオードが導通した時に形成された残留キャリアによる消費電力を低減するもので、ダイオードが導通してから、ダイオードが接続される端子の電位が変化するまでの間に、ダイオードに並列に接続されるスイッチ回路を導通状態(オン状態)にする。並列に接続されるスイッチ回路を導通状態にすることにより、ダイオードとスイッチ回路で閉回路が形成され、ダイオードに形成された残留キャリアが低減する。この閉回路は、電圧がほぼ0Vであり、残留キャリアによる電流が閉回路を流れても、消費電力は非常に小さい。
本発明の第1の態様は、図2の(A)と(B)の基本構成を有する容量性負荷駆動回路を駆動する場合に適用可能であり、PDP装置の第1(X)電極駆動回路及び第2(Y)電極駆動回路にも適用可能である。
本発明の第2の態様は、容量性負荷駆動回路の出力部にインダクタンス素子を備える。容量性負荷の放電(充電)が終了してダイオードに流れる電流が停止すると、インダクタンス素子の逆起電力により逆方向の電圧が発生してダイオードに形成された残留キャリアを少なくする方向に電流が流れる。インダクタンス素子のインダクタンス値は、ダイオードに形成された残留キャリアを低減できる最低限の値に設定する。
第2の態様は、図2の(A)と(B)の基本構成を有する容量性負荷駆動回路に適用可能であり、PDP装置の第1(X)電極駆動回路及び第2(Y)電極駆動回路にも適用可能である。なお、図2の(A)の基本構成で、インダクタンス素子を左側と右側の駆動回路の一方に設ければ、他方の側の駆動回路のダイオードに形成された残留キャリアを低減できる。他方の側のダイオードに電流が流れる時には、一方の側のインダクタンス素子にも容量性負荷を介して電流が流れるので、この電流が停止する時にインダクタンス素子に逆起電力による電圧が発生し、容量性負荷を介して他方の側のダイオードの残留キャリアを低減させる。
本発明の第3の態様は、低電位より高く且つ高電位より低い電位を発生する電圧源と、容量性負荷の端子と電圧源との接続を切り換える中間相殺スイッチとを備え、容量性負荷の端子が低電位の時に、中間相殺スイッチを一時的にオン状態にして導通させる。これにより、容量性負荷の端子と低電位電源との間に接続されるスイッチ回路及びダイオードの残留キャリアを低減できる。これにより、容量性負荷の端子の電位が電圧源の電圧分だけ変動することになるが、電圧源の電圧が小さければ問題ない。例えば、駆動電圧が180Vで、電圧源の電圧が5Vであれば、残留キャリアによる消費電力を1/36に低減できる。
第3の態様は、図2の(A)と(B)の基本構成を有する容量性負荷駆動回路に適用可能であり、PDP装置の第1(X)電極駆動回路及び第2(Y)電極駆動回路にも適用可能である。なお、図2の(A)の基本構成で、低電位より高く且つ高電位より低い電位を発生する電圧源と、容量性負荷の端子と電圧源との接続を切り換える中間相殺スイッチとを、左側と右側の駆動回路の一方に設ければ、他方の側の駆動回路のダイオードに形成された残留キャリアを低減できる。容量性負荷の他方の側の端子が低電位である時に、中間相殺スイッチをオン状態にすると、容量性負荷を介して、他方の側の低電位電源に接続されるスイッチ回路又はダイオードに電流が流れ、残留キャリアを低減させる。
本発明の第4の態様は、第1のスイッチ回路の高電位側の端子と高電位側電源の接続を切り換える高電源スイッチと、高電位に対して所定量高い電位を発生する電圧源と、第1のスイッチ回路の高電位側の端子と電圧源との接続を切り換える高電位相殺スイッチを備え、容量性負荷の端子が高電位の時に、高電位相殺スイッチを一時的にオン状態にして導通させる。これにより、容量性負荷の端子と高電位電源との間に接続されるスイッチ回路及びダイオードの残留キャリアを低減できる。これにより、容量性負荷の端子の電位が電圧源の電圧分だけ変動することになるが、電圧源の電圧が小さければ問題ない。例えば、駆動電圧が180Vで、電圧源の電圧が5Vであれば、残留キャリアによる消費電力を1/36に低減できる。
第4の態様は、図2の(A)と(B)の基本構成を有する容量性負荷駆動回路に適用可能であり、PDP装置の第1(X)電極駆動回路及び第2(Y)電極駆動回路にも適用可能である。なお、図2の(A)の基本構成で、左側と右側の両方の駆動回路で高電位電源との間に接続されるスイッチ回路及びダイオードの残留キャリアを低減するには、高電源スイッチと、高電位に対して所定量高い電位を発生する電圧源と、高電位相殺スイッチとを、両方の駆動回路に設ける必要がある。
本発明の第5の態様は、特許文献3に記載されたALIS方式のPDP装置に適用される。ALIS方式のPDP装置では、第1の電極(X電極)と第2の電極(Y電極)が隣接して交互に配置され、Y電極の一方に隣接するX電極とで第1の表示ラインを形成し、Y電極の他方に隣接するX電極とで第2の表示ラインを形成し、第1の表示ラインで表示を行う奇数フィールドでは、サステイン期間に奇数番目のX電極と偶数番目のY電極に同相のサステインパルスが印加され、偶数番目のX電極と奇数番目のY電極に同相のサステインパルスが印加され、第2の表示ラインで表示を行う偶数フィールドでは、サステイン期間に奇数番目のX電極と奇数番目のY電極に同相のサステインパルスが印加され、偶数番目のX電極と偶数番目のY電極に同相のサステインパルスが印加される。また、X電極とY電極は、両側に隣接する電極とそれぞれ同じ容量性負荷を形成する。駆動回路は、奇数番目のX電極を駆動する奇数X電極駆動回路と、偶数番目のX電極を駆動する偶数X電極駆動回路と、奇数番目のY電極を駆動する奇数Y電極駆動回路と、偶数番目のY電極を駆動する偶数Y電極駆動回路とが設けられる。
本発明の第5の態様によれば、奇数フィールドのサステイン期間においては、偶数Y電極駆動回路は奇数X電極駆動回路より少量遅延したサステインパルスを供給し、奇数Y電極駆動回路は偶数X電極駆動回路より少量遅延したサステインパルスを供給し、偶数フィールドのサステイン期間においては、奇数Y電極駆動回路は奇数X電極駆動回路より少量遅延したサステインパルスを供給し、偶数Y電極駆動回路は偶数X電極駆動回路より少量遅延したサステインパルスを供給する。ここでの小量は、スイッチを切り換えてX電極又はY電極の電位を変化させた場合に電位の変化に要する時間に比べて十分に短い時間であることを意味する。
従来のALIS型PDP装置では、同相のサステインパルスが印加されるX電極とY電極がある。ここでは、これを同相X及びY電極と称することにする。本発明の第5の態様によれば、同相Y電極に印加されるサステインパルスを同相X電極に印加されるサステインパルスより微小量遅延させる。このため、同相X電極の電位が同相Y電極より先に少量変化し、この変化が同相X及びY電極の間の容量を介してY電極に伝わり、Y電極駆動回路を構成するスイッチの残留キャリアを低減させる。遅延量は少量であるので、同相X及びY電極の電位が変化する時に生じる電極間の電位差(電圧)は小さく、残留キャリアはこの電圧で駆動されるため、残留キャリアによる消費電力を大幅に低減できる。
従来のALIS型PDP装置では、同相X及びY電極には同相のサステインパルスが印加されるため、同相X及びY電極間の容量は、駆動回路の負荷として作用しない。これに対して、本発明の第5の態様によれば、同相X及びY電極間に電位差が生じるため、この容量は駆動回路の負荷になるが、同相X及びY電極間に電位差が小さければ、この負荷による駆動電力の増加より、残留キャリアによる消費電力の低減効果の方が大きい。
また、奇数フィールドのサステイン期間においては、偶数Y電極駆動回路は奇数X電極駆動回路よりサステインパルス立ち下がりが少量遅延したサステインパルスを供給し、奇数Y電極駆動回路は偶数X電極駆動回路よりサステインパルス立ち下がりが少量遅延したサステインパルスを供給し、偶数フィールドのサステイン期間においては、奇数Y電極駆動回路は奇数X電極駆動回路よりサステインパルス立ち下がりが少量遅延したサステインパルスを供給し、偶数Y電極駆動回路は偶数X電極駆動回路よりサステインパルス立ち下がりが少量遅延したサステインパルスを供給することによっても、残留キャリアによる消費電力を低減することが可能である。
また、第5の態様により低減できるのは、Y電極駆動回路のスイッチ回路を構成する素子に形成された残留キャリアによる消費電力だけであり、X電極駆動回路のスイッチ回路を構成する素子に形成された残留キャリアによる消費電力は低減できない。そのため、X及びY電極駆動回路のスイッチ回路をバイポーラトランジスタ又はIGBTで構成した場合には、残留キャリアによる消費電力を最大でも半減できるだけである。
Y電極駆動回路はY電極の本数分の個別Y電極駆動回路を集積化する必要がある。この個別Y電極駆動回路をIGBTで構成した場合、残留キャリアが課題となる。これに第5の態様を適用すれば、Y電極駆動回路のスイッチ回路を構成するIGBTに形成された残留キャリアによる消費電力は低減でき、X電極駆動回路のスイッチ回路を構成するMOSFETの残留キャリアは少ないので、消費電力を小さくできる。
奇数及び偶数X電極駆動回路のスイッチ回路をMOSFETで構成した場合には、MOSFETに並列に寄生ダイオードが存在するので、それを利用しても、更に別の個別ダイオードを接続してもよい。
本発明によれば、容量性負荷駆動回路を構成するダイオード及びIGBTなどが導通した時に形成される残留キャリアによる消費電力が大幅に低減できるので、回路の消費電力を低減できると共に、電力消費に伴う発熱を低減できる。駆動回路を集積化した場合には、特に集積化した回路の発熱が非常に大きな問題であり、駆動周波数が制限されていたが、本発明によれば発熱が低減できるので、駆動周波数を向上できる。特に、PDP装置の表示輝度は、駆動周波数(サステイン周波数)により制限されるので、本発明により、PDP装置の表示輝度の一層の向上が図れる。
図8は、本発明の第1実施例のPDP装置の概略構成を示す図である。図8に示すように、プラズマディスプレイパネル1は、複数のX電極と複数のY電極が交互に隣接して配置され、X電極とY電極に直交するように複数のアドレス電極Aが配置されている。隣接するX電極とY電極の組みとアドレス電極の交差部分に表示セルが形成される。1組の隣接するX電極とY電極の間に容量性負荷Cpが形成される。
複数のアドレス電極Aは、アドレスドライバ2により個別に駆動される。複数のX電極は、一方の端で共通に接続され、X電極駆動回路3により共通に駆動される。Y電極駆動回路は、Y電極の本数に等しい個数の個別Y電極駆動回路4−1、4−2、…で構成され、各個別Y電極駆動回路が対応するY電極を駆動する。
以上の構成は、従来のPDP装置と同じであり、特許文献1から3などに詳細が記載されているので、ここではこれ以上の説明を省略する。
図8に示すように、X電極駆動回路3及び各個別Y電極駆動回路4−1、4−2、…は、図2の(A)に示した容量性負荷駆動回路と同じ構成を有する。サステイン期間においては、複数の個別Y電極駆動回路4−1、4−2、…は同じ動作を行うので、以下の説明では、複数の個別Y電極駆動回路4−1、4−2、…全体をまとめてY電極駆動回路4として表し、Y電極駆動回路4が図2の(A)に示すような構成を有するとする。
第1実施例のPDP装置では、X電極駆動回路3のスイッチSW1とSW2はMOSFETで構成し、ダイオードD1とD2は、SW1とSW2を構成するMOSFETの寄生ダイオードと、MOSFETに並列に接続された個別ダイオードで構成されるとする。複数の個別Y電極駆動回路4−1、4−2、…のスイッチSW3とSW4はIGBTで構成し、ダイオードD3とD4は、SW3とSW4を構成するIGBTに並列に接続された個別ダイオードで構成され、複数の個別Y電極駆動回路4−1、4−2、…はICチップに集積化されている。このような構成にする理由は、IGBTの方がMOSFETに比べて集積化に適しているからである。
図9は、第1実施例のPDP装置のサステイン期間における、X電極駆動回路3及びY電極駆動回路駆動4の各スイッチ回路のスイッチタイミング、X及びY電極の電位変化、及びダイオードD2とD4を流れる電流を示す図であり、図4に対応する図である。なお、D1とD3は、第1実施例のサステイン期間では使用されないが、リセット期間やアドレス期間でX及びY電極の電位を変化させるために使用されるので設けられている。
図9と図4を比較して明らかなように、第1実施例においては、SW2がオン状態(導通状態)である期間が、SW4がオン状態に変化してからT1経過するまで延長され、SW4がオン状態(導通状態)である期間がSW2がオン状態に変化してからT1経過するまで延長されている点が、従来例と異なる。T1は、SW2又はSW4がオン状態に変化してD4またはD2に電流が流れる期間である。
図10は、第1実施例において、SW2及びSW4のオン状態を延長することによる動作を説明する図である。図4の(B)で説明したように、X電極の電位をHからLに変化させる場合、SW2をオン状態にして、Y電極駆動回路の低電位電源から、D4、Cp、SW2を介してX電極駆動回路の低電位電源に至る電流経路を形成してX電極の電位をLに変化させる。このようにD4がオン状態になり電流が流れるために、X電極の電位がLに変化して電流が停止するとD4に残留キャリアが形成される。このD4の残留キャリアが、次にY電極をLからHに変化させる場合の消費電力を増加させる。そこで、第1実施例では、SW4のオン状態をD4に電流が流れている時まで延長することにより、図10の(B)に示すようなSW4とD4の閉回路(ループ)を形成して、D4の残留キャリアを低減させている。同様に、SW2のオン状態をD2に電流が流れている時まで延長することにより、図10の(A)に示すようなSW2とD2の閉回路(ループ)を形成して、D2の残留キャリアを低減させる。この閉回路の駆動電圧は非常に小さいので、残留キャリアが低減する時の消費電力も非常に小さい。
なお、SW4は、図9に示すように連続してオン状態である必要はなく、図10の(C)においてSW4’で示すように、D4に電流が流れる期間のみオン状態に変化してもよい。また、図5で説明したように、D4の残留キャリアは、Y電極をLからHに変化させるためにSW3がオン状態に変化する時である。そのため、図10の(C)においてSW4’’で示すように、D4の残留キャリアを低減させるためにSW4がオン状態になるのは、SW2がオン状態に変化するt2から、SW3がオン状態に変化するt3までの間であればどこでもよい。また、残留キャリアを低減させるためであるので、SW4がオン状態になる期間は非常に短くてよい。更に、図10の(C)においてSW4’’’で示すように、SW4がオン状態である期間を、D4の電流が停止した後まで延長することも可能である。ただし、SW3がオン状態に変化するまでには、SW4を確実にオフ状態に変化させる必要がある。
図11は、本発明の第2実施例のPDP装置のサステイン期間における、X電極駆動回路3及びY電極駆動回路駆動4の各スイッチ回路のスイッチタイミング、X及びY電極の電位変化、及びダイオードD1とD3を流れる電流を示す図であり、図6に対応する図である。第2実施例のPDP装置は、第1実施例のPDP装置と同じ構成を有する。第1実施例のPDP装置では、サステイン期間において、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位になる場合はなかったが、第2実施例においては、サステイン期間において、X電極とY電極の両方の電位が高電位になる場合があり、両方の電位が低電位になる場合はない。図6及び図7で説明したように、この構成では、D1とD3に電流が流れて残留キャリアが形成される。そこで、第2実施例においては、D1に並列に設けられるSW1のオン状態を、SW3がオン状態になってからT1経過するまで延長し、D3に並列に設けられるSW3のオン状態を、SW1がオン状態になってからT1経過するまで延長する。動作原理は第1実施例と同じであり、第1実施例と同様の変形が可能である。これ以上の説明は省略する。
図12は、本発明の第3実施例のPDP装置のX電極駆動回路及びY電極駆動回路の構成を示す図である。第3実施例のPDP装置の他の構成は、第1実施例のPDP装置と同じである。図12に示すように、第3実施例では、図2の従来例の駆動回路において、X電極駆動回路のX電極に接続される出力部にインダクタンス素子Lを設けた。
サステイン期間において、Y電極の電位をHからLに変化させるために、SW1−SW3をオフ状態(遮断状態)にして、SW4をオン状態(導通状態)にすると、図12の(A)に示すように、X電極駆動回路の低電位電源から、D2、インダクタンス素子L、Cp、SW4を介して、Y電極駆動回路の低電位電源に至る電流経路が形成される。Y電極の電位がLに変化して電流が停止すると、図12の(B)に示すように、インダクタンス素子Lの逆起電力により逆方向の電圧VAが発生する。この時、D2には残留キャリアが形成されているが、この逆方向の電圧VAにより低減する。
インダクタンス素子Lのインダクタンス値は、放電時にインダクタンス素子Lに流れる電流を考慮して、ダイオードに形成された残留キャリアを低減できる最低限の電圧VAを発生させるように設定する。
X電極駆動回路の出力部に設けたインダクタンス素子Lで、Y電極駆動回路のD4の残留キャリアも低減させることができる。この動作原理を図13を参照して説明する。サステイン期間において、X電極の電位をHからLに変化させるために、SW1、SW3、SW4をオフ状態(遮断状態)にして、SW2をオン状態(導通状態)にすると、図13の(A)に示すように、Y電極駆動回路の低電位電源から、D4、Cp、インダクタンス素子L、SW2を介して、X電極駆動回路の低電位電源に至る電流経路が形成される。X電極の電位がLに変化して電流が停止すると、図13の(B)に示すように、インダクタンス素子Lの逆起電力により逆方向の電圧が発生する。この電圧は、Cpを介してY電極駆動回路のD4に印加され、その残留キャリアを低減させる。
なお、第3実施例では、X電極駆動回路の出力部にインダクタンス素子Lを設けたが、Y電極駆動回路の出力部にインダクタンス素子を設けることも可能である。
図14は、本発明の第4実施例のPDP装置のX電極駆動回路及びY電極駆動回路の構成を示す図である。第4実施例のPDP装置の他の構成は、第1実施例のPDP装置と同じである。図14に示すように、第4実施例では、図2の従来の駆動回路において、低電位よりVxだけ高く且つ高電位より低い電位を発生する電圧源VXと、容量性負荷の端子と電圧源との接続を切り換える中間相殺スイッチSW11とを設けた。
図15は、第4実施例のPDP装置のサステイン期間における、X電極駆動回路3及びY電極駆動回路駆動4の各スイッチ回路のスイッチタイミング、X及びY電極の電位変化、及びダイオードD2とD4を流れる電流を示す図である。第4実施例のPDP装置では、サステイン期間において、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位になる場合はない。
図5で説明したように、Y電極の電位がHからLに変化した後には、D2とSW2に残留キャリアが形成されており、X電極をLからHに変化させるためにSW1をオン状態にすると、D2とSW2の残留キャリアが消費電力を増加させる。そこで、図15に示すように、Y電極の電位がHからLに変化した後X電極がLからHに変化するまでの間に、SW11をオン状態(導通状態)にすると、電圧源VX、SW11、SW2又はD2で構成される閉回路(ループ)が形成され、X電極の電位が低電位よりVxだけ高い電位になり、D2とSW2の残留キャリアが低減する。
また、X電極の電位がHからLに変化した後には、D4とSW4に残留キャリアが形成されているが、図15に示すように、X電極の電位がHからLに変化した後Y電極がLからHに変化するまでの間に、SW11をオン状態(導通状態)にすると、電圧源VX、SW11、Cp、SW4又はD4、低電位電源の経路で構成される閉回路(ループ)が形成され、X電極の電位が低電位よりVxだけ高い電位になり、Cpを介してD2とSW2の残留キャリアが低減する。
電圧源VXの電圧Vxは、残留キャリアを低減できる電圧であればよく、非常に小さくできる。例えば、駆動電圧が180Vで、Vxが5Vであれば、残留キャリアによる消費電力を1/36に低減できる。
なお、SW11をオン状態にすると、X電極の電位が低電位からVxだけ増加するが、増加分が小さければ問題ない。
第4実施例のPDP装置では、サステイン期間において、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位になる場合はないが、第4実施例の構成は、第2実施例のように、X電極とY電極の両方の電位が高電位になる場合があり、両方の電位が低電位にならない場合にも適用可能である。ただし、X電極が低電位である時にはY電極は高電位であるので、Y電極駆動回路のSW4とD4の残留キャリアを低減させることはできない。そのため、X電極駆動回路とY電極駆動回路の両方に、電圧源VXとSW11を設ける必要がある。
図16は、本発明の第5実施例のPDP装置のX電極駆動回路及びY電極駆動回路の構成を示す図である。第5実施例のPDP装置の他の構成は、第1実施例のPDP装置と同じである。図16に示すように、第5実施例では、図2の従来の駆動回路において、第1のスイッチ回路SW1の高電位側の端子と高電位側電源の接続を切り換える高電源スイッチSW13と、X電極の電位に対して所定量Vyだけ高い電位を発生する電圧源VY1と、第1のスイッチ回路SW1の高電位側の端子と電圧源VY1との接続を切り換える高電位相殺スイッチSW14とを設ける。同様に、第3のスイッチ回路SW3の高電位側の端子と高電位側電源の接続を切り換える高電源スイッチSW15と、Y電極の電位に対して所定量Vyだけ高い電位を発生する電圧源VY2と、第1のスイッチ回路SW3の高電位側の端子と電圧源VY2との接続を切り換える高電位相殺スイッチSW16とを設ける。
図17は、第5実施例のPDP装置のサステイン期間における、X電極駆動回路3及びY電極駆動回路駆動4の各スイッチ回路のスイッチタイミング、X及びY電極の電位変化、及びダイオードD2とD4を流れる電流を示す図である。図17は、サステイン期間において、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位にならない場合の例を示す。
図5で説明したように、X電極の電位がLからHに変化した後には、SW1に残留キャリアが形成されており、X電極をHからLに変化させるためにSW2をオン状態にすると、SW1の残留キャリアが消費電力を増加させる。そこで、図17に示すように、X電極の電位がLからHに変化した後X電極がHからLに変化するまでの間に、SW13をオフ状態にして、SW14をオン状態にする。これにより、電圧源VY1、SW14、SW1で構成される閉回路(ループ)が形成される。この時、X電極の電位は高電位であるから、SW14の端子の電位は高電位より高く、SW1の残留キャリアが低減する。
同様に、Y電極の電位がLからHに変化した後には、SW3に残留キャリアが形成されているので、図17に示すように、Y電極の電位がLからHに変化した後Y電極がHからLに変化するまでの間に、SW15をオフ状態にして、SW16をオン状態にする。これにより、電圧源VY2、SW16、SW3で構成される閉回路(ループ)が形成される。この時、Y電極の電位は高電位であるから、SW16の端子の電位は高電位より高く、SW3の残留キャリアが低減する。
なお、第2実施例のように、サステイン期間において、X電極とY電極の両方の電位が高電位になる場合があり、両方の電位が低電位にならない場合には、図7で説明したように、D1とD3に残留キャリアが形成される。図16の(B)に示すように、SW13をオフ状態にしてSW14をオン状態にすることにより、SW1とD1の残留キャリアを低減でき、SW15をオフ状態にしてSW16をオン状態にすることにより、SW3とD3の残留キャリアを低減できる。
電圧源VY1及びVY2の電圧Vyは、残留キャリアを低減できる電圧であればよく、非常に小さくできる。例えば、駆動電圧が180Vで、Vyが5Vであれば、残留キャリアによる消費電力を1/36に低減できる。
図18は、第4実施例及び第5実施例を合わせた変形例の構成を示す図である。図示のように、X電極駆動回路とY電極駆動回路の両方に、第4実施例の電圧源VXと中間相殺スイッチSW11に相当するVX1及びVX2と、SW11とSW12を設け、第5実施例のVY1とVY2を共通化して高電位電源に対してVyだけ高い電位を発生する電源VYとした点が特徴である。この変形例の動作原理は、第4実施例と第5実施例を合わせたもので、第4及び第5実施例のように、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位にならない場合と共に、第2実施例のように、X電極とY電極の両方の電位が高電位になる場合があり、両方の電位が低電位にならない場合にも適用可能である。
なお、X電極駆動回路のスイッチをMOSFETで構成し、Y電極駆動回路のスイッチをIGBTで構成し、X電極とY電極の両方の電位が低電位になる場合があり、両方の電位が高電位にならないような電位変化を行う場合には、SW1の残留キャリアは少なく、サステイン期間においてD1は使用されないので、SW13とSW14は設けなくてもよい。
次に、本発明の第5実施例のPDP装置を説明する。第5実施例のPDP装置は、特許文献3に記載されたALIS方式のPDP装置である。ALIS方式のPDP装置については、特許文献3などに詳しく記載されているので、ここでは詳細な説明は省略し、関係する部分についてのみ説明する。
図19は、第5実施例のALIS方式のPDP装置の概略構成を示す図である。図示のように、このPDP装置は、プラズマディスプレイパネル11と、アドレスドライバ12と、奇数X電極駆動回路13Oと、偶数X電極駆動回路13Eと、奇数Y電極駆動回路と、偶数Y電極駆動回路とを有する。奇数Y電極駆動回路は、Y電極の本数の半分に等しい個数の個別奇数Y電極駆動回路14O−1、14O−2、…で構成され、各個別奇数Y電極駆動回路が対応する奇数番目のY電極を駆動する。偶数Y電極駆動回路は、Y電極の本数の半分に等しい個数の個別偶数Y電極駆動回路14E−1、14E−2、…で構成され、各個別偶数Y電極駆動回路が対応する偶数番目のY電極を駆動する。以下、第1実施例と同様に、個別奇数Y電極駆動回路をまとめて奇数Y電極駆動回路として示し、個別偶数Y電極駆動回路をまとめて偶数Y電極駆動回路として示す。
プラズマディスプレイパネル11において、X電極とY電極がほぼ等間隔で交互に配置されているため、各X電極は両側に隣接しているY電極と容量性負荷を形成し、各Y電極は両側に隣接しているX電極と容量性負荷を形成する。ここでは、奇数番目のX電極と奇数番目のY電極の間に形成される容量性負荷をCp11で、奇数番目のX電極と偶数番目のY電極の間に形成される容量性負荷をCp12で、偶数番目のX電極と奇数番目のY電極の間に形成される容量性負荷をCp21で、偶数番目のX電極と偶数番目のY電極の間に形成される容量性負荷をCp22で表す。また、奇数番目のX電極をX1で、偶数番目のX電極をX2で、奇数番目のY電極をY1で、偶数番目のY電極をY2で表す。
更に、Y電極の一方に隣接するX電極とで第1の表示ラインを形成し、Y電極の他方に隣接するX電極とで第2の表示ラインが形成される。例えば、X1電極とY1電極及びX2電極とY2電極で第1の表示ラインが形成され、Y1電極とX2電極及びY2電極とX1電極で第2の表示ラインが形成される。ALIS方式のPDP装置では、インターレース表示が行われ、奇数フィールドでは第1の表示ラインが表示され、偶数フィールドでは第2の表示ラインが表示される。第1の表示ラインを表示する時(奇数フィールド)には、サステイン期間にX1電極とY2電極に同相のサステインパルスが印加され、X2電極とY1電極に同相のサステインパルスが印加される。第2の表示ラインを表示する時(偶数フィールド)には、サステイン期間にX1電極とY1電極に同相のサステインパルスが印加され、X2電極とY2電極に同相のサステインパルスが印加される。
第6実施例のPDP装置でも、奇数X電極駆動回路13OのスイッチSW1とSW2及び偶数X電極駆動回路13EのスイッチSW5とSW6はMOSFETで構成し、複数の個別奇数Y電極駆動回路14O−1、14O−2、…のスイッチSW3とSW4及び複数の個別偶数Y電極駆動回路14E−1、14E−2、…のスイッチSW7とSW8はIGBTで構成する。個別奇数Y電極駆動回路14O−1、14O−2、…と個別偶数Y電極駆動回路14E−1、14E−2、…は、それぞれICチップに集積化されている。ダイオードD1−D8は、個別ダイオードが使用される。
図20は、第6実施例の奇数X電極駆動回路13O、偶数X電極駆動回路13E、奇数Y電極駆動回路、及び偶数Y電極駆動回路の構成を示す図である。図示のように、X1電極とY1電極の間に容量性負荷Cp11が、X1電極とY2電極の間に容量性負荷Cp12が、X2電極とY1電極の間に容量性負荷Cp21が、X21電極とY2電極の間に容量性負荷Cp22が存在する。他の構成は、従来例や第1実施例と同じである。
図21は、第6実施例の奇数フィールドにおける駆動波形を示す図である。サステイン期間において、X1電極とY2電極に同相のサステインパルスが印加され、X2電極とY1電極に同相のサステインパルスが印加される。詳しい説明は省略する。
図22は、第6実施例の奇数フィールドのサステイン期間における、各スイッチ回路のスイッチタイミング、X1電極、Y1電極、X2電極及びY2電極の電位変化を示す図であり、図23は一部を拡大して示した図であり、図24は第6実施例における電流経路を説明する図である。
従来例の奇数フィールドのサステイン期間においては、X1電極とY2電極の電位及びX2電極とY1電極の電位同相で変化していたが、図22に示すように、第6実施例の奇数フィールドのサステイン期間においては、Y2電極の電位がX1電極の電位より少量遅れて変化し、Y1電極の電位がX2電極の電位より少量遅れて変化する。このような変化を実現するため、SW7はSW1より少量遅れてオン状態になり、SW8はSW2より少量遅れてオン状態になり、SW3はSW5より少量遅れてオン状態になり、SW4はSW6より少量遅れてオン状態になる。ここで、小量は、スイッチを切り換えてX電極又はY電極の電位を変化させた場合に電位の変化に要する時間に比べて十分に短い時間であることを意味する。X電極又はY電極の電位は、スイッチがオン状態に切り換わると、容量性負荷の容量と供給される電流量の関係で決定される時定数に従って、図22及び23に示すように変化する。
例えば、図23に示すように、SW1とSW7がオン状態に変化して、X1電極とY2電極が高電位に変化したとする。この時、Y1電極とX2電極は低電位である。SW1とSW7がオフ状態に変化すると、SW7に残留キャリアが形成される。ここではSW1はMOSFETで構成されているので、残留キャリアは少ないので無視する。
次に、X1電極とY2電極を低電位に変化させるためにSW2とSW8がオン状態に変化する。この時、従来例と同様にSW2とSW8が同時にオン状態になると、SW7の残留キャリアがSW8を介して流れ、大きな消費電力になる。これに対して、第6実施例では、SW2が先にオン状態になるので、Y2電極駆動回路の高電位電源から、SW7、Cp12、SW2を介してX1電極駆動回路の低電位電源に至る電流経路が形成され、SW7の残留キャリアが低減する。ここで、SW2がオン状態になってからtd後にSW8がオン状態に変化し、その時のX1電極の電位が高電位からVdだけ低下し、X1電極とY2電極の出に変化の間この電位差Vdが維持されるとすると、SW7の残留キャリアはこの電位差Vdで駆動されて低減することになる。そのため、例えば、駆動電圧が180Vで、この電位差が5Vであるとすると、SW7の残留キャリアによる消費電力は1/36に低下する。
図25は第6実施例の偶数フィールドの駆動波形を示し、図26は第6実施例の偶数フィールドのサステイン期間における、各スイッチ回路のスイッチタイミング、X1電極、Y1電極、X2電極及びY2電極の電位変化を示す。奇数フィールドの場合と同様に、同相のY電極の電位変化がX電極の電位変化に対して遅延している。これ以上の説明は省略する。
以上、SW2に対してSW8が遅延してオン状態になる場合を例として説明したが、他の場合も同様であり、SW3、SW4、SW7及びSW8を構成するIGBTの残留キャリアによる消費電力を低減することができる。なお、SW1、SW2、SW5及びSW6はMOSFETで構成するので、残留キャリアが少ないので問題ない。
なお、従来のALIS型PDP装置では、X1電極とY2電極、及びX2電極とY1電極にはそれぞれ同相のサステインパルスが印加されるため、Cp12及びCp21は駆動回路の負荷にならなかったが、第6実施例では電位変化に遅延があるため、Cp12及びCp21駆動回路の負荷になる。しかし、上記の電位差Vdが小さければ、Cp12及びCp21による駆動電力の増加より、残留キャリアによる消費電力の低減効果の方が大きい。
なお、第6実施例では、奇数及び偶数X電極駆動回路のスイッチSW1、SW2、SW5及びSW6をMOSFETで構成したが、これらをIGBTで構成することも可能である。ただし、SW1、SW2、SW5及びSW6の残留キャリアは低減できないので、それによる消費電力は低減できない。それでも、奇数及び偶数Y電極駆動回路のSW3、SW4、SW7及びSW8の残留キャリアによる消費電力を低減できるので、効果がある。
以上、本発明の実施例を説明したが、各種の実施例の構成は他の実施例と組み合わせて行うことが可能であり、どのように組み合わせるかについては、駆動回路を構成する素子や駆動波形を勘案して適宜決められる。
(付記1)
容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備え、容量性負荷の端子の電位を高電位と低電位の間で変化させる容量性負荷駆動回路の駆動方法であって、
前記ダイオードが導通してから、当該ダイオードが接続される端子の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とする容量性負荷駆動回路の駆動方法。
(付記2)
容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
前記第1及び第2の駆動回路は、
接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路の駆動方法であって、
前記ダイオードが導通してから、当該ダイオードが接続される端子の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とする容量性負荷駆動回路の駆動方法。
(付記3)
隣接して配置された複数の第1及び第2の電極と、該第1及び第2の電極の伸びる方向と直交する方向に伸びる複数のアドレス電極とを有し、隣接する前記第1と第2の電極の間でサステイン放電を行うプラズマディスプレイパネルと、
前記複数の第1の電極を駆動する第1電極駆動回路と、
前記複数の第2の電極を駆動する第2電極駆動回路とを備え、
前記第1及び第2電極駆動回路は、
接続される電極と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される電極と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備えるプラズマディスプレイ装置であって、
前記サステイン放電中に、前記ダイオードが導通してから、当該ダイオードが接続される電極の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とするプラズマディスプレイ装置。
(付記4)
容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備える容量性負荷駆動回路であって、
出力部にインダクタンス素子を備えることを特徴とする容量性負荷駆動回路。
(付記5)
容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
前記第1及び第2の駆動回路は、
接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
前記第1の駆動回路と前記一方の端子の間及び前記第2の駆動回路と前記他方の端子の間の少なくとも一方に設けられたインダクタンス素子を備えることを特徴とする容量性負荷駆動回路。
(付記6)
容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備える容量性負荷駆動回路であって、
前記低電位より高く且つ前記高電位より低い電位を発生する電圧源と、
前記端子と前記電圧源との接続を切り換える中間相殺スイッチとを備えることを特徴とする容量性負荷駆動回路。
(付記7)
付記6に記載の容量性負荷駆動回路の駆動方法であって、
前記端子が前記低電位の時に、前記中間相殺スイッチを一時的にオン状態にして導通させる容量性負荷駆動回路の駆動方法。
(付記8)
容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
前記第1及び第2の駆動回路は、
接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
前記第1及び第2の駆動回路の少なくとも一方は、
前記低電位より高く且つ前記高電位より低い電位を発生する電圧源と、
前記接続される端子と前記電圧源との接続を切り換える中間相殺スイッチとを備えることを特徴とする容量性負荷駆動回路。
(付記9)
付記8に記載の容量性負荷駆動回路の駆動方法であって、
前記容量性負荷の両方の端子が前記低電位の時に、前記中間相殺スイッチを一時的にオン状態にして導通させる容量性負荷駆動回路の駆動方法。
(付記10)
隣接して配置された複数の第1及び第2の電極と、該第1及び第2の電極の伸びる方向と直交する方向に伸びる複数のアドレス電極とを有し、隣接する前記第1と第2の電極の間でサステイン放電を行うプラズマディスプレイパネルと、
前記複数の第1の電極を駆動する第1電極駆動回路と、
前記複数の第2の電極を駆動する第2電極駆動回路とを備え、
前記第1及び第2電極駆動回路は、
接続される電極と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される電極と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備えるプラズマディスプレイ装置であって、
前記第1及び第2電極駆動回路の少なくとも一方は、
前記低電位より高く且つ前記高電位より低い電位を発生する電圧源と、
前記接続される端子と前記電圧源との接続を切り換える中間相殺スイッチとを備え、
前記サステイン期間中に、前記容量性負荷の両方の端子が前記低電位の時に、前記中間相殺スイッチをオン状態にして導通させる期間を備えることを特徴とするプラズマディスプレイ装置。
(付記11)
容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
前記第1のスイッチ回路の前記高電位側の端子と前記高電位側電源の接続を切り換える高電源スイッチと、
前記高電位に対して所定量高い電位を発生する電圧源と、
前記第1のスイッチ回路の前記高電位側の端子と前記電圧源との接続を切り換える高電位相殺スイッチを備えることを特徴とする容量性負荷駆動回路。
(付記12)
付記11に記載の容量性負荷駆動回路の駆動方法であって、
前記端子が前記高電位の時に、前記高電位相殺スイッチを一時的にオン状態にして導通させる容量性負荷駆動回路の駆動方法。
(付記13)
容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
前記第1及び第2の駆動回路は、
接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
前記第1及び第2の駆動回路の少なくとも一方は、
前記第1のスイッチ回路の前記高電位側の端子と前記高電位側電源の接続を切り換える高電源スイッチと、
前記高電位に対して所定量高い電位を発生する電圧源と、
前記第1のスイッチ回路の前記高電位側の端子と前記電圧源との接続を切り換える高電位相殺スイッチを備えることを特徴とする容量性負荷駆動回路。
(付記14)
付記13に記載の容量性負荷駆動回路の駆動方法であって、
前記高電位相殺スイッチを備える前記駆動回路で駆動される前記端子が前記高電位の時に、前記高相殺スイッチを一時的にオン状態にして導通させる容量性負荷駆動回路の駆動方法。
(付記15)
隣接して配置された複数の第1及び第2の電極と、該第1及び第2の電極の伸びる方向と直交する方向に伸びる複数のアドレス電極とを有し、隣接する前記第1と第2の電極の間でサステイン放電を行うプラズマディスプレイパネルと、
前記複数の第1の電極を駆動する第1電極駆動回路と、
前記複数の第2の電極を駆動する第2電極駆動回路とを備え、
前記第1及び第2電極駆動回路は、
接続される電極と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される電極と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備えるプラズマディスプレイ装置であって、
前記第1及び第2電極駆動回路の少なくとも一方は、
前記第1のスイッチ回路の前記高電位側の端子と前記高電位側電源の接続を切り換える高電源スイッチと、
前記高電位に対して所定量高い電位を発生する電圧源と、
前記第1のスイッチ回路の前記高電位側の端子と前記電圧源との接続を切り換える高電位相殺スイッチを備え、
前記サステイン期間中に、前記高電位相殺スイッチを備える前記駆動回路で駆動される前記端子が前記高電位の時に、前記高電位相殺スイッチを一時的にオン状態にして導通させる期間を備えることを特徴とするプラズマディスプレイ装置。
(付記16)
隣接して交互に配置された第1の電極及び第2の電極と、該第1の電極及び第2の電極の伸びる方向と直交する方向に伸びるアドレス電極とを有し、前記第2の電極の一方に隣接する前記第1の電極とで第1の表示ラインを形成し、前記第2の電極の他方に隣接する前記第1の電極とで第2の表示ラインを形成するプラズマディスプレイパネルと、
奇数番目の前記第1の電極を駆動する奇数第1電極駆動回路と、
偶数番目の前記第1の電極を駆動する偶数第1電極駆動回路と、
奇数番目の前記第2の電極を駆動する奇数第2電極駆動回路と、
偶数番目の前記第2の電極を駆動する偶数第2電極駆動回路とを備え、
各電極駆動回路は、
接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備え、
奇数フィールドのサステイン期間においては、前記奇数第1電極駆動回路と前記偶数第2電極駆動回路、及び前記奇数第2電極駆動回路と前記偶数第1電極駆動回路がそれぞれ同相のサステインパルスを供給して、前記第1の表示ラインで表示を行い、
偶数フィールドのサステイン期間においては、前記奇数第1電極駆動回路と前記奇数第2電極駆動回路、及び前記偶数第1電極駆動回路と前記偶数第2電極駆動回路がそれぞれ同相のサステインパルスを供給して、前記第2の表示ラインで表示を行うプラズマディスプレイ装置において、
奇数フィールドのサステイン期間においては、前記偶数第2電極駆動回路は前記奇数第1電極駆動回路より少量遅延したサステインパルスを供給し、前記奇数第2電極駆動回路は前記偶数第1電極駆動回路より少量遅延したサステインパルスを供給し、
偶数フィールドのサステイン期間においては、前記奇数第2電極駆動回路は前記奇数第1電極駆動回路より少量遅延したサステインパルスを供給し、前記偶数第2電極駆動回路は前記偶数第1電極駆動回路より少量遅延したサステインパルスを供給することを特徴とするプラズマディスプレイ装置。
(付記17)
前記奇数第1電極駆動回路は、奇数番目の前記第1の電極を共通に駆動し、
前記偶数第1電極駆動回路は、偶数番目の前記第1の電極を共通に駆動し、
前記奇数第2電極駆動回路は、アドレス期間には奇数番目の前記第2の電極に順に走査パルスを印加し、サステイン期間には奇数番目の前記第2の電極を共通に駆動し、
前記偶数第2電極駆動回路は、前記アドレス期間には偶数番目の前記第2の電極に順に走査パルスを印加し、前記サステイン期間には偶数番目の前記第2の電極を共通に駆動し、
前記奇数及び偶数第2電極駆動回路は、各第2電極を駆動する複数の個別第2電極駆動回路を備え、
各個別第2電極駆動回路が、前記第1のスイッチ回路と、前記第2のスイッチ回路と、前記ダイオードとをそれぞれ備える付記16に記載のプラズマディスプレイ装置。
(付記18)
前記複数の個別第2電極駆動回路は、少なくとも前記奇数及び偶数第2電極駆動回路毎に集積化されている付記17に記載のプラズマディスプレイ装置。
(付記19)
前記複数の個別第2電極駆動回路の前記第1のスイッチ回路及び前記第2のスイッチ回路は、IGBTで構成されている付記17に記載のプラズマディスプレイ装置。
(付記20)
前記奇数及び偶数第1電極駆動回路の前記第1のスイッチ回路及び前記第2のスイッチ回路は、MOSFETで構成されている付記17に記載のプラズマディスプレイ装置。
以上説明したように、本発明によれば、駆動シーケンスを変更するか、簡単な回路を付加するだけで、消費電力のうちの大きな割合を占める残留キャリアによる無駄な消費電力を低減できるので、コストの増加を最小限にした上で、消費電力を大幅に低減できる。
また、PDP装置で本発明を行うことにより、消費電力を低減できるので、駆動素子の発熱を低減でき、PDP装置の表示輝度を向上して、より一層明るい表示が行える平面表示装置が実現できる。
PDP装置の駆動波形の例を示す図である。 容量性負荷駆動回路の基本構成を示す図である。 スイッチ素子の例を示す図である。 従来例におけるスイッチタイミングと容量性負荷の電位変化を示す図である。 容量性負荷の充放電時の電流経路を説明する図である。 スイッチタイミングと容量性負荷の電位変化の他の従来例を示す図である。 他の従来例における充放電時の電流経路を説明する図である。 本発明の第1実施例のPDP装置の概略構成を示す図である。 第1実施例のスイッチタイミングと電極の電位変化を示す図である。 第1実施例の動作を説明する図である。 第2実施例のスイッチタイミングと電極の電位変化を示す図である。 本発明の第3実施例の駆動回路の構成を示す図である。 第3実施例の他の動作を説明する図である。 本発明の第4実施例の駆動回路の構成を示す図である。 第4実施例のスイッチタイミングと電極の電位変化を示す図である。 本発明の第5実施例の駆動回路の構成を示す図である。 第5実施例のスイッチタイミングと電極の電位変化を示す図である。 第5実施例の変形例の構成を示す図である。 本発明の第6実施例のALIS方式のPDP装置の概略構成を示す図である。 第6実施例の駆動回路の構成を示す図である。 第6実施例のPDP装置の奇数フィールドの駆動波形を示す図である。 第6実施例の奇数フィールドのスイッチタイミングと電極の電位変化を示す図である。 第6実施例のスイッチタイミングと電極の電位変化の詳細を示す図である。 第6実施例の電流経路を説明する図である。 第6実施例のPDP装置の偶数フィールドの駆動波形を示す図である。 第6実施例の偶数フィールドのスイッチタイミングと電極の電位変化を示す図である。
符号の説明
1、11…プラズマディスプレイパネル
2、12…アドレスドライバ
3…X電極駆動回路
13O…奇数X電極駆動回路
13E…偶数X電極駆動回路
4−1、4−2、4−3…個別Y電極駆動回路
14O−1、14O−2、14O−3…個別奇数Y電極駆動回路
14E−1、14E−2、14E−3…個別偶数Y電極駆動回路
SW1…第1スイッチ回路
SW2…第2スイッチ回路
SW3…第3スイッチ回路
SW4…第4スイッチ回路
D1、D2、D3、D4…ダイオード

Claims (10)

  1. 容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備え、容量性負荷の端子の電位を高電位と低電位の間で変化させる容量性負荷駆動回路の駆動方法であって、
    前記ダイオードが導通してから、当該ダイオードが接続される端子の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とする容量性負荷駆動回路の駆動方法。
  2. 容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
    容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
    前記第1及び第2の駆動回路は、
    接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路の駆動方法であって、
    前記ダイオードが導通してから、当該ダイオードが接続される端子の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とする容量性負荷駆動回路の駆動方法。
  3. 隣接して配置された複数の第1及び第2の電極と、該第1及び第2の電極の伸びる方向と直交する方向に伸びる複数のアドレス電極とを有し、隣接する前記第1と第2の電極の間でサステイン放電を行うプラズマディスプレイパネルと、
    前記複数の第1の電極を駆動する第1電極駆動回路と、
    前記複数の第2の電極を駆動する第2電極駆動回路とを備え、
    前記第1及び第2電極駆動回路は、
    接続される電極と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される電極と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備えるプラズマディスプレイ装置であって、
    前記サステイン放電中に、前記ダイオードが導通してから、当該ダイオードが接続される電極の電位が変化するまでの間に、当該ダイオードに並列に接続されるスイッチ回路が導通状態になる期間を備えることを特徴とするプラズマディスプレイ装置。
  4. 容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備える容量性負荷駆動回路であって、
    出力部にインダクタンス素子を備えることを特徴とする容量性負荷駆動回路。
  5. 容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
    容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
    前記第1及び第2の駆動回路は、
    接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
    前記第1の駆動回路と前記一方の端子の間及び前記第2の駆動回路と前記他方の端子の間の少なくとも一方に設けられたインダクタンス素子を備えることを特徴とする容量性負荷駆動回路。
  6. 容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとを備える容量性負荷駆動回路であって、
    前記低電位より高く且つ前記高電位より低い電位を発生する電圧源と、
    前記端子と前記電圧源との接続を切り換える中間相殺スイッチとを備えることを特徴とする容量性負荷駆動回路。
  7. 容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
    容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
    前記第1及び第2の駆動回路は、
    接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
    前記第1及び第2の駆動回路の少なくとも一方は、
    前記低電位より高く且つ前記高電位より低い電位を発生する電圧源と、
    前記接続される端子と前記電圧源との接続を切り換える中間相殺スイッチとを備えることを特徴とする容量性負荷駆動回路。
  8. 容量性負荷の端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
    前記第1のスイッチ回路の前記高電位側の端子と前記高電位側電源の接続を切り換える高電源スイッチと、
    前記高電位に対して所定量高い電位を発生する電圧源と、
    前記第1のスイッチ回路の前記高電位側の端子と前記電圧源との接続を切り換える高電位相殺スイッチを備えることを特徴とする容量性負荷駆動回路。
  9. 容量性負荷の一方の端子を、高電位と低電位の間で変化させる第1の駆動回路と、
    容量性負荷の他方の端子を、高電位と低電位の間で変化させる第2の駆動回路とを備え、
    前記第1及び第2の駆動回路は、
    接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備える容量性負荷駆動回路であって、
    前記第1及び第2の駆動回路の少なくとも一方は、
    前記第1のスイッチ回路の前記高電位側の端子と前記高電位側電源の接続を切り換える高電源スイッチと、
    前記高電位に対して所定量高い電位を発生する電圧源と、
    前記第1のスイッチ回路の前記高電位側の端子と前記電圧源との接続を切り換える高電位相殺スイッチを備えることを特徴とする容量性負荷駆動回路。
  10. 隣接して交互に配置された第1の電極及び第2の電極と、該第1の電極及び第2の電極の伸びる方向と直交する方向に伸びるアドレス電極とを有し、前記第2の電極の一方に隣接する前記第1の電極とで第1の表示ラインを形成し、前記第2の電極の他方に隣接する前記第1の電極とで第2の表示ラインを形成するプラズマディスプレイパネルと、
    奇数番目の前記第1の電極を駆動する奇数第1電極駆動回路と、
    偶数番目の前記第1の電極を駆動する偶数第1電極駆動回路と、
    奇数番目の前記第2の電極を駆動する奇数第2電極駆動回路と、
    偶数番目の前記第2の電極を駆動する偶数第2電極駆動回路とを備え、
    各電極駆動回路は、
    接続される端子と高電位側電源の接続を切り換える第1のスイッチ回路と、
    前記接続される端子と低電位側電源の接続を切り換える第2のスイッチ回路と、
    前記第1のスイッチ回路又は前記第2のスイッチ回路と並列に設けられたダイオードとをそれぞれ備え、
    奇数フィールドのサステイン期間においては、前記奇数第1電極駆動回路と前記偶数第2電極駆動回路、及び前記奇数第2電極駆動回路と前記偶数第1電極駆動回路がそれぞれ同相のサステインパルスを供給して、前記第1の表示ラインで表示を行い、
    偶数フィールドのサステイン期間においては、前記奇数第1電極駆動回路と前記奇数第2電極駆動回路、及び前記偶数第1電極駆動回路と前記偶数第2電極駆動回路がそれぞれ同相のサステインパルスを供給して、前記第2の表示ラインで表示を行うプラズマディスプレイ装置において、
    奇数フィールドのサステイン期間においては、前記偶数第2電極駆動回路は前記奇数第1電極駆動回路より少量遅延したサステインパルスを供給し、前記奇数第2電極駆動回路は前記偶数第1電極駆動回路より少量遅延したサステインパルスを供給し、
    偶数フィールドのサステイン期間においては、前記奇数第2電極駆動回路は前記奇数第1電極駆動回路より少量遅延したサステインパルスを供給し、前記偶数第2電極駆動回路は前記偶数第1電極駆動回路より少量遅延したサステインパルスを供給することを特徴とするプラズマディスプレイ装置。
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