JP2005228982A - 半導体記憶装置 - Google Patents

Abstract

【課題】 フローティングゲートの結合比を小さくするとともに、隣接するセルトランジスタ間のクロストークを防止する。
【解決手段】 セルトランジスタ１１は、凸部１３の各側面１３ａ，１３ｂと拡散領域１４ａ，１４ｂとにトンネル絶縁膜１６ａ，１６ｂを介して対向し、コントロールゲートＣＧとＦＣ間上部絶縁膜１７ａ，１７ｂ及びＦＣ間側部絶縁膜１８ａ，１８ｂを介して対向するフローティングゲートＦＧ１，ＦＧ２を備える。セルトランジスタ１１のフローティングゲートＦＧ１，ＦＧ２とロウ方向に隣接する他のセルトランジスタのフローティングゲートＦＧ１，ＦＧ２との間に配置され、拡散領域１４ａ，１４ｂに接続された導電体２０を設ける。この導電体２０とフローティングゲートＦＧ１，ＦＧ２との間にＦＥ間絶縁膜２１ａ，２１ｂを形成し、導電体２０とコントロールゲートＣＧとの間にＣＥ間絶縁膜２２を形成する。
【選択図】 図２

Description

本発明は、１つのセルトランジスタに多値データを記憶することが可能な不揮発性の半導体記憶装置に関するものである。

フラッシュメモリ等の不揮発性の半導体記憶装置は現在広く普及しており、例えば、携帯電話機等に搭載されている。近年の携帯電話機等の電子機器の小型化、情報記憶の大規模化にともなって、不揮発性半導体記憶装置の小型化、或いはその記憶容量の大容量化を図るため、１つのセルトランジスタに２ビット以上のデータを書き込む多値化技術が注目されている。本出願人はこの事情を鑑み、電気的に孤立した一対のフローティングゲートを有するセルトランジスタに２ビット（４値）のデータを記憶することができる不揮発性の半導体記憶装置を提案している（例えば、特許文献１参照）。

図１９は、特許文献１で開示されているセルトランジスタ１１１の断面を示す。セルトランジスタ１１１は、一対のフローティングゲートＦＧ１，ＦＧ２を備えたｎ型ＭＯＳ（Metal Oxide Semiconductor ）トランジスタの構造を採っている。このセルトランジスタ１１１は、凸部１１３が形成されたｐ型のシリコン基板１１２に形成されている。凸部１１３の上にはゲート絶縁膜１１９が形成されており、凸部１１３を挟むようにシリコン基板１１２の表層には一対のｎ⁺ 型の拡散領域１１４ａ，１１４ｂが形成されている。凸部１１３の側面１１３ａ，１１３ｂの表層には、ｎ型不純物が浅く注入されたｎ型領域１１５ａ，１１５ｂが形成されている。拡散領域１１４ａ，１１４ｂとｎ型領域１１５ａ，１１５ｂとの表面を覆うようにトンネル絶縁膜１１６ａ，１１６ｂが形成されており、このトンネル絶縁膜１１６ａ，１１６ｂを介して拡散領域１１４ａ，１１４ｂと凸部１１３の側面１１３ａ，１１３ｂとに対向する、断面形状がほぼ四角形の一対のフローティングゲートＦＧ１，ＦＧ２が形成されている。このフローティングゲートＦＧ１，ＦＧ２の上にはインターポリ絶縁膜１１７ａ，１１７ｂが形成されており、このインターポリ絶縁膜１１７ａ，１１７ｂを介してフローティングゲートＦＧ１，ＦＧ２と対向し、かつ、ゲート絶縁膜１１９を介して凸部１１３の頂面１１３ｃと対向するコントロールゲートＣＧが形成されている。なお、ｎ型領域１１５ａ，１１５ｂは、ｐ型基板に薄くｎ型不純物を注入して形成されるので、ｎ型とはならず、中性のイントリンジック状態となる場合や、薄いｐ^- 型となる場合がある。このような場合であっても領域１１５ａ，１１５ｂには後述するチャネル領域の一部が形成される。

このように構成されたセルトランジスタ１１１は、一対のフローティングゲートＦＧ１，ＦＧ２の各々に、電子が蓄積されているか否かという２つの電子状態をとることにより、４値（２ビット）のデータを表わすことができる。各フローティングゲートＦＧ１，ＦＧ２において、電子が蓄積されている状態は書き込み状態（データ“０”）、電子が蓄積されていない状態は消去状態（データ“１”）として扱われ、その結果、セルトランジスタ１１１には、それらの組み合わせにより、（ＦＧ１，ＦＧ２）＝（０，０），（０，１），（１，０），（１，１）の４つデータのいずれかが記憶される。

セルトランジスタ１１１にデータを書き込むには、例えば、拡散領域１１４ａをドレイン領域として例えば５．０Ｖの電圧を与え、拡散領域１１４ｂをソース領域として接地し、さらに、コントロールゲートＣＧに例えば７．０Ｖの電圧を与えることで行われる。このような電圧が印加されると、凸部１１３の頂面１１３ｃ付近に反転層が生じ、側面１１３ａ→頂面１１３ｃ→側面１１３ｂの経路でソース領域とドレイン領域とを結ぶチャネル領域が形成される。ソース領域から流れ出た電子は、チャネル領域を進むとともに、上記の電位差で加速されてエネルギーの大きなホットエレクトロンとなる。このホットエレクトロンは、トンネル絶縁膜１１６ａの持つエネルギー障壁を乗り越えてフローティングゲートＦＧ１に進入する。このようにして、フローティングゲートＦＧ１に電子が注入される。なお、フローティングゲートＦＧ２に電子を注入する場合には、拡散領域１１４ａをソース領域、拡散領域１１４ｂをドレイン領域として同様な電圧を印加すればよい。

セルトランジスタ１１１に書き込まれたデータを読み出すには、例えば、拡散領域１１４ａをソース領域として接地し、拡散領域１１４ｂをドレイン領域として例えば１．２Ｖの電圧を与え、さらに、コントロールゲートＣＧに例えば５．５Ｖの電圧を与えることで行われる。このような電圧が印加されると、凸部１１３の頂面１１３ｃ付近に反転層が生じ、上記と同一経路のチャネル領域が形成される。この場合、ドレイン領域の電位は低いので、ソース領域から流れ出た電子は電位差で加速されてホットエレクトロンとなることはなく、全てドレイン領域へ流れる。この電子の流れによる電流（ドレイン電流）は、ソース領域側のフローティングゲートＦＧ１の電荷量（電子の蓄積量）によって強く変調されるが、他方のドレイン領域側のフローティングゲートＦＧ２の電荷量による変調量は小さく無視することができる。これは、フローティングゲートＦＧ１及びＦＧ２とソース領域及びドレイン領域との結合容量が大きいことに起因している。すなわち、ソース領域側のフローティングゲートＦＧ１は、ソース電位（接地電位）に結合しているので、蓄積された電子の電荷量にドレイン電流が強く変調を受けるのに対し、ドレイン領域側のフローティングゲートＦＧ２は、電圧が印加されたドレイン領域に結合して電位が上昇しているので、蓄積された電子の電荷量によるドレイン電流の変調が小さくなるためである。従って、フローティングゲートＦＧ１に電子が蓄積されているとドレイン電流は小さく、フローティングゲートＦＧ１に電子が蓄積されていないとドレイン電流は大きい。このドレイン電流を所定の基準電流と比較して大小を判定することで、フローティングゲートＦＧ１に格納されたデータを読み出すことができる。なお、フローティングゲートＦＧ２に格納されたデータを読み出すには、拡散領域１１４ａをドレイン領域、拡散領域１１４ｂをソース領域として同様な電圧を印加すればよい。

セルトランジスタ１１１に書き込まれたデータを消去するには、２つの方法が挙げられる。第１の消去方法は、コントロールゲートＣＧに正電圧を印加し、基板１１２及び拡散領域１１４ａ，１１４ｂを接地してインターポリ絶縁膜１１７ａ，１１７ｂに高電界を与え、ＦＮ（Fowler Nordheim ）トンネリングによってフローティングゲートＦＧ１，ＦＧ２に蓄積された電子を同時にコントロールゲートＣＧに放出する方法である。第２の消去方法は、コントロールゲートＣＧに負電圧を印加し、基板１１２を接地して拡散領域１１４ａ，１１４ｂに正電圧を印加し、フローティングゲートＦＧ１，ＦＧ２と拡散領域１１４ａ，１１４ｂとの間のトンネル絶縁膜１１６ａ，１１６ｂに高電界を与えて、ＦＮトンネリングによってフローティングゲートＦＧ１，ＦＧ２に蓄積された電子を同時に拡散領域１１４ａ，１１４ｂに放出する方法である。

特願２００３−００１１８９号明細書

しかしながら、上記セルトランジスタ１１１は、フローティングゲートＦＧ１，ＦＧ２がほぼ四角形に形成されているので、コントロールゲートＣＧに対向する上面の面積は大きい。フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をインターポリ絶縁膜１１７ａ，１１７ｂを介してコントロールゲートＣＧに放出する第１の消去方法を用いるとき、このインターポリ絶縁膜１１７ａ，１１７ｂの膜厚を薄くする必要がある。この膜厚を薄くすると、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの対向容量が大きくなり、結合比（コントロールゲートＣＧとの対向容量と、基板１１２との対向容量との比）が増大する。これにより、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間に電位差が生じにくいため、消去動作時にコントロールゲートＣＧに印加する電圧を大きくせざるを得ないといった問題がある。また、このとき、フローティングゲートＦＧ１，ＦＧ２と拡散領域１１４ａ，１１４ｂとの結合が小さくなり、読み出し動作時におけるドレイン電流の変調量（電流ウィンドウ）が小さくなるといった問題もある。

また、セルトランジスタ１１１のフローティングゲートＦＧ１，ＦＧ２は、同一の拡散領域１１４ａ，１１４ｂに形成された隣接する他のセルトランジスタのフローティングゲートＦＧ１，ＦＧ２と絶縁体１２０を介して相互に容量結合しているので、この隣接するセルトランジスタのフローティングゲートＦＧ１，ＦＧ２に蓄積された電子が及ぼす電界の影響を幾らかは受ける。これにより、ドレイン電流量が変動し、フローティングゲートＦＧ１，ＦＧ２に格納されたデータを読み出す際に誤読み出しが生じ、隣接するセルトランジスタとの間でいわゆるクロストークが生じてしまうといった問題がある。

本発明は、上記課題を解決するためになされたものであり、フローティングゲートの半導体基板とコントロールゲートに対する結合比を小さくすることができるとともに、隣接するセルトランジスタとの間で生じるクロストークを防ぐことのできる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、凸部が設けられた一導電型半導体基板と、前記凸部を挟むように前記半導体基板の表層に形成された一対の反対導電型領域と、前記凸部の各側面及び前記反対導電型領域の表面に形成された一対の第１の絶縁膜と、前記第１の絶縁膜を介して前記凸部の各側面及び前記反対導電型領域に対向する一対のフローティングゲートと、この各フローティングゲートの表面に形成された第２の絶縁膜と、前記凸部の頂面を覆う第３の絶縁膜と、前記第２の絶縁膜を介して前記各フローティングゲートに対向し、前記第３の絶縁膜を介して前記凸部に対向するコントロールゲートと、からなるセルトランジスタが行方向と列方向とに２次元的に複数個配列され、行方向に並んだ前記セルトランジスタの各コントロールゲートが一体に形成されており、行方向に隣接する２つの前記セルトランジスタが１つの前記反対導電型領域を共有する半導体記憶装置において、前記セルトランジスタのフローティングゲートと行方向に隣接する他の前記セルトランジスタのフローティングゲートとの間に配置され、前記反対導電型領域に接続された導電体と、この導電体の表面に形成された第４の絶縁膜とを備えたことを特徴とするものである。

なお、列方向に並んだ前記セルトランジスタは、前記一対の反対導電型領域をそれぞれ共有していることが好ましい。

また、前記フローティングゲートと前記導電体とは、断面形状がほぼ四角形であって、前記フローティングゲートの一方の側面が前記第１の絶縁膜を介して前記凸部の側面に対向し、前記フローティングゲートの他方の側面が前記第４の絶縁膜を介して前記導電体の側面に対向していることが好ましい。

本発明の半導体記憶装置によれば、導電体を、セルトランジスタのフローティングゲートと行方向に隣接する他のセルトランジスタのフローティングゲートとの間に各々絶縁膜を介して配置し、ソース・ドレイン領域として機能する前記反対導電型領域に接続したので、この導電体との対向容量が加わって、フローティングゲートのソース・ドレイン領域との結合容量が増大し、フローティングゲートのソース・ドレイン領域とコントロールゲートとに対する結合比を下げることができる。この結合比が下がることで、消去動作時にコントロールゲートに印加するゲート電圧が低くなり、また、読み出し動作時の電流ウィンドウが大きくなる。

また、上記の様に配置された導電体は、行方向に隣接する２つのセルトランジスタのフローティングゲート間の電界を遮蔽するので、一方のフローティングゲートの蓄積電荷が他方のフローティングゲートに与える影響を大幅に低減し、データの誤読み出し（クロストーク）を防止することができる。

図１において、本発明の第１の実施形態であるメモリセルアレイ１０は、コラム方向（列方向）に延在する拡散領域からなる複数のビット線ＢＬと、これに交差するようにロウ方向（行方向）に延在するポリシリコンからなる複数のワード線ＷＬとによるＶＧＡ（Virtual Ground Array）方式で構成されている。ビット線ＢＬとワード線ＷＬとの交差部には他の部分から電気的に絶縁されたフローティングゲートＦＧ１，ＦＧ２が形成されている。同図中の円で囲った領域は、メモリセルアレイ１０内に構成される複数のＭＯＳ型セルトランジスタのうちの１つのセルトランジスタ１１を示している。ビット線ＢＬとワード線ＷＬが交差する部分において、セルトランジスタ１１のフローティングゲートＦＧ１，ＦＧ２と、隣接する他のセルトランジスタのフローティングゲートＦＧ１，ＦＧ２との間にはビット線ＢＬに電気的に接続された導電体２０が設けられている。

図２は、図１中のＡ−Ａ線に沿うセルトランジスタ１１の断面図を示す。ｐ型（一導電型）のシリコン基板（半導体基板）１２には凸部１３が形成されており、凸部１３は、対向する一対の側面１３ａ，１３ｂと頂面１３ｃとを備える。この凸部１３を挟むようにシリコン基板１２の表層には、一対のｎ型（反対導電型）の拡散領域（反対導電型領域）１４ａ，１４ｂが形成されている。側面１３ａ，１３ｂの表層には、浅くｎ型不純物が注入されてなるｎ型領域１５ａ，１５ｂが形成されている。なお、ｎ型領域１５ａ，１５ｂは、ｐ型基板に薄くｎ型不純物を注入して形成されるので、ｎ型とはならず、中性のイントリンジック状態となる場合や、薄いｐ^- 型となる場合がある。このような場合であっても領域１５ａ，１５ｂには後述するチャネル領域の一部が形成される。

拡散領域１４ａ，１４ｂと側面１３ａ，１３ｂとの表面には、トンネル絶縁膜（第１の絶縁膜）１６ａ，１６ｂがそれぞれ形成されている。このトンネル絶縁膜１６ａ，１６ｂを介して、側面１３ａ，１３ｂと拡散領域１４ａ，１４ｂとに対向するように一対のフローティングゲートＦＧ１，ＦＧ２が形成されている。フローティングゲートＦＧ１，ＦＧ２は、アモルファスシリコン（あるいはポリシリコン）によって形成されて導電性を有し、その断面形状はほぼ四角形である。また、ロウ方向に隣接するセルトランジスタ間のフローティングゲートＦＧ１，ＦＧ２の間には、前述の導電体２０が設けられている。導電体２０は、アモルファスシリコン（あるいはポリシリコン）によって形成されて導電性を有し、その断面形状はほぼ四角形である。導電体２０の底面は、ソース・ドレイン領域として機能する拡散領域１４ａ，１４ｂに電気的に接続されており、導電体２０は拡散領域１４ａ，１４ｂの電位と同電位になる。

フローティングゲートＦＧ１，ＦＧ２の底面はトンネル絶縁膜１６ａ，１６ｂを介して拡散領域１４ａ，１４ｂに対向している。フローティングゲートＦＧ１，ＦＧ２の上面は、ＦＣ間上部絶縁膜（第２の絶縁膜）１７ａ，１７ｂを介してコントロールゲートＣＧに対向しており、凸部１３の頂面１３ｃより上方に位置している。フローティングゲートＦＧ１，ＦＧ２の一方の側面は、トンネル絶縁膜１６ａ，１６ｂを介して凸部１３の側面１３ａ，１３ｂに対向するとともにＦＣ間側部絶縁膜（第２の絶縁膜）１８ａ，１８ｂを介してコントロールゲートＣＧに対向しており、他方の側面は、ＦＥ間絶縁膜（第４の絶縁膜）２１ａ，２１ｂを介して導電体２０に対向している。

コントロールゲートＣＧは、このようにしてフローティングゲートＦＧ１，ＦＧ２に対向するとともに、ゲート絶縁膜（第３の絶縁膜）１９を介して凸部１３の頂面１３ｃに対向し、さらにＣＥ間絶縁膜（第４の絶縁膜）２２を介して導電体２０の上面に対向している。上記各絶縁膜は相互に接続されて一体となっており、凸部１３の表面全体、フローティングゲートＦＧ１，ＦＧ２の表面全体、及び導電体２０の底面を除く表面を覆っている。

なお、ＦＣ間側部絶縁膜１８ａ，１８ｂの膜厚は、ＦＣ間上部絶縁膜１７ａ，１７ｂより薄く形成されている。これは、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子をコントロールゲートＣＧに放出してセルトランジスタ１１に記憶されたデータを消去する際に、電子の大部分をＦＣ間側部絶縁膜１８ａ，１８ｂを通過させるためである。

電気的に孤立したフローティングゲートＦＧ１，ＦＧ２がコントロールゲートＣＧとソース・ドレイン領域とに容量結合する割合を表す結合比ＣＲは、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの対向容量Ｃ_CFを、フローティングゲートＦＧ１，ＦＧ２とソース・ドレイン領域との対向容量Ｃ_SFで割った値（Ｃ_CF／Ｃ_SF）で表わされる。具体的には、対向容量Ｃ_CFは、ＦＣ間上部絶縁膜１７ａ，１７ｂ及びＦＣ間側部絶縁膜１８ａ，１８ｂを介したコントロールゲートＣＧとの対向容量である。また、対向容量Ｃ_SFは、トンネル絶縁膜１６ａ，１６ｂを介した拡散領域１４ａ，１４ｂ及び凸部１３の側面１３ａ，１３ｂとの対向容量に、ＦＥ間絶縁膜２１ａ，２１ｂを介した導電体２０との対向容量とを加えたものとなる。従って、フローティングゲートＦＧ１，ＦＧ２は、ソース・ドレイン領域と対向する面積がコントロールゲートＣＧと対向する面積より大きく、結合比ＣＲは著しく小さい。この結合比ＣＲが小さいほど、消去特性と読み出し特性とが良好となるため、結合比ＣＲをできるだけ小さくするように各絶縁膜の膜厚及び対向面積を設定することが好ましい。

コントロールゲートＣＧは、アモルファスシリコン又はポリシリコンで形成されている。同一のロウに並んだセルトランジスタ１１のコントロールゲートＣＧは一体に形成されており、図１に示したメモリセルアレイ１０のワード線ＷＬを構成している。同一のコラムに並んだセルトランジスタ１１は、拡散領域１４ａ，１４ｂをそれぞれ共有し、拡散領域１４ａ，１４ｂはメモリセルアレイ１０のビット線ＢＬを構成している。また、拡散領域１４ａ，１４ｂは、ＭＯＳ型のセルトランジスタ１１における一対のソース・ドレイン領域として機能するとともに、ロウ方向に隣接する２つのセルトランジスタ１１に共有されている。拡散領域１４ａ，１４ｂへの印加電圧の設定変更により、ソース領域とドレイン領域とは相互に切り替えられる。

また、凸部１３の側面１３ａ，１３ｂの表層には、ｎ型領域１５ａ，１５ｂが形成されているので、コントロールゲートＣＧに所定の電圧が印加されて、凸部１３の頂面１３ｃ付近に反転層が生じると、拡散領域１４ａ，１４ｂで構成されるソース領域とドレイン領域とを電気的に結び、電子の通り道となるチャネル領域が凸部１３の表層全体に形成される。

図３は、メモリセルアレイ１０とその周辺回路を含む半導体記憶装置の構成を示す。入力されたアドレス信号を増幅するアドレスバッファ２と、アドレスバッファ２から出力されるコラムアドレス信号Ｃａに基づいてビット線ＢＬを選択するコラムデコーダ３と、アドレスバッファ２から出力されるロウアドレス信号Ｒａに基づいてワード線ＷＬを選択するロウデコーダ４は、協働してメモリセルアレイ１０内の所望のセルトランジスタ１１を選択する。

高電圧発生回路５は、データ書き込み時や消去時に電源電圧以上の高電圧を発生し、コラムデコーダ３を介してドレインとなる所望のビット線ＢＬにドレイン電位Ｖｄを印加するとともに、ロウデコーダ４を介して所望のワード線ＷＬにゲート電位Ｖｇを印加する。また、高電圧発生回路５は、基準電流発生回路６にも高電圧を供給する。

センスアンプ７は、データ読み出し時にビット線（ドレイン領域）から流れ出た読み出し電流Ｉｄと、基準電流発生回路６から流れ出た基準電流Ｉｒとを検出して比較する回路であって、比較結果は“０”または“１”のデータＤｏｕｔとして出力され、データラッチ８に入力される。なお、基準電流Ｉｒは、データ“０”と“１”の間の電流量をとるように設定される。

データラッチ８は、入力されたデータＤｏｕｔを保持し、入出力バッファ９を介してデータＤｏｕｔを外部に出力する。また、データ書き込み時には、入出力バッファ９は外部から入力されるデータＤｉｎを増幅してデータラッチ８に入力するとともに、データラッチ８は制御回路２５にこの入力データＤｉｎを送る。

制御回路２５は外部から制御信号を受け、データ読み出し／書き込みなどの各動作時において、高電圧発生回路５、基準電流発生回路６、データラッチ８等の各部を制御する。なお、図示しないが、電源電圧Ｖｃｃが周辺回路の各部に供給されている。

図４（Ａ）は、セルトランジスタ１１のデータ書き込み方法を示す。書き込み時には、各フローティングゲートＦＧ１，ＦＧ２は、それぞれ個別に電子が注入される。例えば、アドレス信号Ｃａ，Ｒａにより選択されたセルトランジスタ１１のフローティングゲートＦＧ２に電子を注入するには、高電圧発生回路５によりコラムデコーダ３を介して拡散領域１４ｂに例えば５．０Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、ロウデコーダ４を介してコントロールゲートＣＧに例えば７．０Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはソース領域、拡散領域１４ｂはドレイン領域となる。

７．０Ｖの正のゲート電圧Ｖｇによって凸部１３の頂面１３ｃ付近に反転層が生じ、側面１３ａ，１３ｂを含む凸部１３の各表層に沿ってソース領域からドレイン領域へ電子の通り道となるチャネルＣＨが形成される。ソース領域から流れ出た電子は、同図中の２つの経路Ｒ１，Ｒ２に分岐する。経路Ｒ１では、一部の電子がソース・ドレイン領域間の電位差で加速され、エネルギーを得て運動量の大きなホットエレクトロンとなる。ホットエレクトロンとなった電子は、トンネル絶縁膜１６ｂのポテンシャル障壁を乗り越えてフローティングゲートＦＧ２に注入される。経路Ｒ２では、フォノンや不純物等との散乱によりエネルギーを損失し、ホットエレクトロンとなり得なかった電子がドレイン領域に流れる。経路Ｒ１でホットエレクトロンとなった電子は、その走行方向に垂直なトンネル絶縁膜１６ｂを通ってフローティングゲートＦＧ２に注入されるので、注入効率がよい。なお、逆に、拡散領域１４ａをドレイン領域、拡散領域１４ｂをソース領域とすることで、フローティングゲートＦＧ１に電子が注入される。

図４（Ｂ）は、セルトランジスタ１１のデータ読み出し方法を示す。このデータ読み出しは、各フローティングゲートＦＧ１，ＦＧ２について個別に行われる。例えば、アドレス信号Ｃａ，Ｒａにより選択されたセルトランジスタ１１のフローティングゲートＦＧ２の電子状態を判定するには、拡散領域１４ａに例えば１．２Ｖのドレイン電圧Ｖｄが印加され、拡散領域１４ａが接地されるとともに、コントロールゲートＣＧに例えば５．５Ｖのゲート電圧Ｖｇが印加される。このとき、拡散領域１４ａはドレイン領域、拡散領域１４ｂはソース領域となる。

このソース領域から流れ出た電子は、上記印加電圧によって形成されたチャネルＣＨを通ってドレイン領域へ流れる。この電子の流れによるドレイン電流（読み出し電流）Ｉｄは、ソース領域側のフローティングゲートＦＧ２の電荷量によって強く変調されるが、ドレイン領域側のフローティングゲートＦＧ１の電荷量による変調は小さく無視することができる。これは、フローティングゲートＦＧ１及びＦＧ２とソース領域及びドレイン領域との結合容量が大きいことに起因している。すなわち、ソース領域側のフローティングゲートＦＧ１は、ソース電位（接地電位）に結合しているので、蓄積された電子の電荷量にドレイン電流が強く変調を受けるのに対し、ドレイン領域側のフローティングゲートＦＧ２は、電圧が印加されたドレイン領域に結合して電位が上昇しているので、蓄積された電子の電荷量によるドレイン電流の変調が小さくなるためである。従って、フローティングゲートＦＧ２に電子が蓄積されている場合には、読み出し電流Ｉｄは、変調されて、基準電流発生回路６が発生する基準電流Ｉｒより小さくなる（Ｉｄ＜Ｉｒ）。このとき、センスアンプ７によってデータＤｏｕｔは“０”と判定される。また、フローティングゲートＦＧ２に電子が蓄積されていない場合には、読み出し電流Ｉｄは基準電流Ｉｒより大きくなる（Ｉｄ＞Ｉｒ）。このとき、センスアンプ７によってデータＤｏｕｔは“１”と判定される。なお、逆に、拡散領域１４ａをソース領域、拡散領域１４ｂをドレイン領域とすることで、フローティングゲートＦＧ１のデータＤｏｕｔを判定することができる。

図５は、セルトランジスタ１１のデータ消去方法を示す。消去動作時には、２つのフローティングゲートＦＧ１，ＦＧ２に蓄積された電子は同時にコントロールゲートＣＧに放出される。また、この消去は、メモリセルアレイ１０内のセルトランジスタ１１がワード線ＷＬ毎に一括して同時に行われる。まず、均一な消去を行うためにフローティングゲートＦＧ１，ＦＧ２の双方にデータが書き込まれて（電子が蓄積されて）から、全てのビット線ＢＬ（すなわち拡散領域１４ａ，１４ｂ）及びシリコン基板１２は接地され、ワード線ＷＬ（すなわちコントロールゲートＣＧ）毎に高電圧発生回路５によって例えば１３Ｖのゲート電圧Ｖｇが印加される。なお、このゲート電圧Ｖｇはシリコン基板１２に対する相対的な電圧であってよく、例えばゲート電圧Ｖｇを６．５Ｖ、シリコン基板１２を−６．５Ｖのように分割して設定してもよい。

この電圧印加によって、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとの間に介在するＦＣ間上部絶縁膜１７ａ，１７ｂ及びＦＣ間側部絶縁膜１８ａ，１８ｂに高電界がかかる。さらに、ＦＣ間側部絶縁膜１８ａ，１８ｂの膜厚（ｄ₃ ）をＦＣ間上部絶縁膜１７ａ，１７ｂの膜厚（ｄ₂ ）より薄くしているので（ｄ₂ ＞ｄ₃ ）、ＦＣ間側部絶縁膜１８ａ，１８ｂにより高い電界がかかる。例えば、膜厚ｄ₂ を２２ｎｍ、膜厚ｄ₃ を１２ｎｍとすると、ＦＣ間上部絶縁膜１７ａ，１７ｂにかかる電界は約４．６ＭＶ／ｃｍ、ＦＣ間側部絶縁膜１８ａ，１８ｂの電界は約８．５ＭＶ／ｃｍとなる。この場合、フローティングゲートＦＧ１，ＦＧ２に蓄積されている電子の大部分はＦＮトンネリングによってＦＣ間側部絶縁膜１８ａ，１８ｂを通過し、コントロールゲートＣＧに放出される。なお、この消去により、フローティングゲートＦＧ１，ＦＧ２に残存する電荷が正（例えば、電子５００個が過剰に放出された電荷状態）となるように過消去されることが好ましい。

こうして、セルトランジスタ１１は、“（０，０），（０，１），（１，０），（１，１）”の２ビットのデータを記憶することができる。

図６〜図１５は、以上のように構成された複数のセルトランジスタ１１からなるメモリセルアレイ１０の製造方法を順に示す。なお、これらの図は、図１中のＡ−Ａ線に沿う断面を示したものである。

まず、図６（Ａ）に示すように、ｐ型不純物（例えば、ボロンＢ⁺ ）が導入され、不純物濃度約１×１０¹⁶ｃｍ^-3を有するシリコン基板１２を準備し、このシリコン基板１２の表面上に、膜厚が約１５ｎｍのシリコン酸化膜３０、膜厚が約４０ｎｍのシリコン窒化膜３１、膜厚が約２０ｎｍ程度のシリコン酸化膜３２を形成する。これらの膜３０〜３２は、化学的気相成長（ＣＶＤ）法により積層される。なお、シリコン酸化膜３２は犠牲酸化膜である。

詳しく図示しないが、シリコン酸化膜３２の上にフォトレジストを塗布し、露光・現像することにより、ビット線ＢＬの形成領域に対応する帯状の開口部を形成する。この開口部のシリコン酸化膜３２、シリコン窒化膜３１、シリコン酸化膜３０、及びシリコン基板１２を順にエッチングする。これにより、図６（Ｂ）に示すトレンチ（溝）３３が掘られ、シリコン基板１２に凸部１３が形成される。シリコン基板１２のエッチングされた深さ（すなわち凸部１３の高さ）は約３０ｎｍであり、隣接するトレンチ３３の間隔（すなわち凸部１３の幅）は約９０ｎｍである。また、トレンチ３３の幅は約１３５ｎｍである。凸部１３には、側面１３ａ，１３ｂ及び頂面１３ｃが形成される。

図７（Ａ）において、表面全体を覆うように膜厚が約１０ｎｍのスクリーン酸化膜３４を積層する。この状態で、斜め方向からｎ型不純物（例えば、ヒ素Ａｓ⁺ ）をイオン注入することで、約２×１０¹²ｃｍ^-3の不純物濃度を有するｎ型領域３５が側面１３ａ，１３ｂ及びトレンチ３３の表層に形成される。このとき、シリコン基板１２に対する法線ｎ₀ を、イオンの入射方向ｎ₁ に対して約＋３０°の角度をなすように傾けてイオン注入を行い、また、イオンの入射方向ｎ₁ に対して約−３０°の角度をなすように傾けてイオン注入を行う。

図７（Ｂ）において、露出面全体を覆うように膜厚が約４０ｎｍのシリコン窒化膜３６をＣＶＤ法により積層する。

図８（Ａ）において、積層されたシリコン窒化膜３６に対してその厚み方向に異方性エッチングを行い、凸部１３の側面１３ａ，１３ｂに積層された部分を残してサイドウォールを形成する。このサイドウォールを隣接する凸部１３に挟まれたトレンチ３３の底部のシリコン基板１２の表層にｎ型不純物（例えば、ヒ素Ａｓ⁺ ）をイオン注入し、約３×１０¹⁵ｃｍ^-3の不純物濃度を有するｎ⁺ 型の拡散領域１４ａ，１４ｂを形成する。この後、ＲＴＡ（Rapid Thermal Anneal）と呼ばれる熱処理を約１０００℃で約１０秒間実施し、注入された不純物を活性化させる。

図８（Ｂ）において、サイドウォール（シリコン窒化膜３６）をエッチングによって除去する。このエッチングには、燐酸系の薬液によるウエットエッチングが用いられ、シリコン窒化膜３６が選択的にエッチング除去される。この後、約６０秒間、約８５０℃で熱処理を行う。

図９（Ａ）において、全面を覆っていたスクリーン酸化膜３４をエッチングによって除去する。図９（Ｂ）において、プラズマ酸化（ラジカル酸化）を行い、膜厚が約８ｎｍの均一なプラズマ酸化膜３７を表面（少なくともトレンチ３３の底面と側面）に形成する。

図１０（Ａ）において、全面に膜厚が約２５ｎｍの導電性のアモルファスシリコン膜３８を積層する。図１０（Ｂ）において、アモルファスシリコン膜３８をその厚み方向に異方性エッチングしてシリコン酸化膜３２を露呈させ、またトレンチ底部からプラズマ酸化膜３７の一部を露呈させる。これによってアモルファスシリコン膜３８は分断され、アモルファスシリコン片３９が凸部１３の両側に一対となるように残存する。

図１１（Ａ）において、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の順に積層されてなる膜厚が約１６ｎｍのＯＮＯ膜４０を全面に積層し、さらにＯＮＯ膜４０の上に、厚さが約２０ｎｍのシリコン窒化膜４１を積層する。図１１（Ｂ）において、シリコン窒化膜４１をその厚み方向に異方性エッチングして、トレンチ底部のシリコン窒化膜４１及びＯＮＯ膜４０を除去し、プラズマ酸化膜３７の一部を露呈させる。このとき、シリコン酸化膜３２及び／又はプラズマ酸化膜３７の一部もエッチングされる可能性があるが、後述する工程から明らかなように、たとえこれらがエッチングされても問題が生じることはない。

図１２（Ａ）において、残存するシリコン窒化膜４１をマスクとして、トレンチ底部に露呈したプラズマ酸化膜３７をエッチングして除去し、トレンチ底部から拡散領域１４ａ，１４ｂの一部を露呈させる。図１２（Ｂ）において、残存するシリコン窒化膜４１をエッチングによって除去する。このエッチングには、燐酸系の薬液によるウエットエッチングが用いられ、シリコン窒化膜４１が選択的にエッチング除去される。

図１３（Ａ）において、トレンチ部の空間を埋めるように、全面に導電性のアモルファスシリコン膜４２を積層する。ここで、アモルファスシリコン膜４２とアモルファスシリコン片３９とがＯＮＯ膜４０が除去された部分で電気的に接続される可能性があるが、この部分は、次のＣＭＰ工程によって除去されるので問題が生じることはない。

図１３（Ｂ）において、アモルファスシリコン膜４２が積層された全面をＣＭＰ（Chemical Mechanical Polishing ）法で研磨して表面を平坦化する。この平坦化は、シリコン酸化膜３２が完全に除去されてシリコン窒化膜３１が露呈するまで行われる。このとき、アモルファスシリコン膜４２がトレンチ部の拡散領域１４ａ，１４ｂ上に残存して、アモルファスシリコン片４３が形成される。このアモルファスシリコン片４３は、拡散領域１４ａ，１４ｂに電気的に接続され、ＯＮＯ膜４０を介してアモルファスシリコン片３９と対向する。また、このとき、アモルファスシリコン片３９及びアモルファスシリコン片４０は、上部が削られて断面形状がほぼ四角形となる。

図１４（Ａ）において、熱酸化を行い、アモルファスシリコン片３９及びアモルファスシリコン片４０の上面に約１０ｎｍの酸化膜４４及び酸化膜４５を形成する。この後、ＣＭＰのストッパとして使用されたシリコン窒化膜３１をエッチングにより除去して、シリコン酸化膜３０及びアモルファスシリコン片３９の側面の一部を露呈させる。このエッチングには、燐酸系の薬液によるウエットエッチングが用いられ、シリコン窒化膜３１が選択的にエッチング除去される。

図１４（Ｂ）において、熱ＣＶＤ法による高温酸化（ＨＴＯ）膜の積層と、プラズマ酸化（ラジカル酸化）によるプラズマ酸化膜の形成とを行う。前工程で露呈したアモルファスシリコン片３９の側面の一部領域には主にプラズマ酸化膜が形成され、その他の領域（酸化膜４４，４５の上、及びＯＮＯ膜４０の上）には主にＨＴＯ膜が形成される。このようにして膜厚が約１２ｎｍの酸化膜４６が全面に形成される。なお、さらにプラズマ窒化（ラジカル窒化）を行って酸化膜４６の表面を浅く窒化し、リーク電流の低減などを図るようにしてもよい。

図１５において、酸化膜４６の上の全面にポリシリコンを積層し、ロウ方向に沿うワード線ＷＬの形成領域以外の領域をエッチングして、積層されたポリシリコン、アモルファスシリコン片３９、アモルファスシリコン片４０、及び、それらの間に介在する膜をコラム方向に分断する。分断されたポリシリコンによってコントロールゲートＣＧが形成され、分断されたアモルファスシリコン片３９によってフローティングゲートＦＧ１，ＦＧ２が形成され、さらに、分断されたアモルファスシリコン片４０によって導電体２０が形成される。このようにして、図２に示したセルトランジスタ１１からなるメモリセルアレイ１０が完成する。なお、上記エッチングによりコラム方向に分断されたコントロールゲートＣＧ、フローティングゲートＦＧ１，ＦＧ２、及び導電体２０の分断端面には絶縁膜を形成することは勿論である。

なお、前述のトンネル絶縁膜１６ａ，１６ｂは酸化膜３７によって構成され、この膜厚（ｄ₁ ）は約８ｎｍとなる。また、前述のＦＣ間上部絶縁膜１７ａ，１７ｂは酸化膜４４と酸化膜４６とによって構成され、この膜厚（ｄ₂ ）は約２２ｎｍとなる。前述のＦＣ間側部絶縁膜１８ａ，１８ｂは酸化膜４６によって構成され、この膜厚（ｄ₃ ）は約１２ｎｍとなる。前述のゲート絶縁膜１９は酸化膜３０と酸化膜４６とによって構成され、この膜厚（ｄ₄ ）は約２７ｎｍとなる。また、前述のＦＥ間絶縁膜２１ａ，２１ｂはＯＮＯ膜４０によって構成され、この膜厚（ｄ₅ ）は約１６ｎｍとなる。さらに、前述のＣＥ間絶縁膜２２は酸化膜４５と酸化膜４６とによって構成され、この膜厚（ｄ₆ ）は約２２ｎｍとなる。このように、上記各絶縁膜は、それぞれ異なる膜及びその組み合わせによって構成される。これらの膜の膜厚を製造時に適宜調整することにより、各絶縁膜をそれぞれ異なる任意の厚さに形成することができる。

上記実施形態の図８（Ｂ）、図１２（Ｂ）、図１４（Ａ）の製造工程で述べたウエットエッチングの燐酸系の薬液には、例えば８５％のＨ₃ ＰＯ₄ が用いられ、この薬液を約１８０℃で作用させることで、シリコン窒化膜を選択的にエッチング除去することができる。ことのき、シリコン酸化膜やアモルファスシリコンはほとんどエッチングされない。

上記実施形態では、ＦＥ間絶縁膜２１ａ，２１ｂをシリコン酸化膜−シリコン窒化膜−シリコン酸化膜の順に積層されたＯＮＯ膜によって形成したが、これに限られず、シリコン酸化膜のみで形成するようにしてもよい。また、ＦＥ間絶縁膜２１ａ，２１ｂの膜厚ｄ₅ を約１６ｎｍとしたが、膜厚ｄ₅ はトンネル絶縁膜１６ａ，１６ｂの膜厚ｄ₁ より厚ければよく、１２〜２０ｎｍ程度であればよい。

上記実施形態で示したセルトランジスタ１１に、図１６に示すような、ソース・ドレイン領域（拡散領域１４ａ，１４ｂ）の間を直線的に結ぶ経路を含むｐ⁺ 型の高濃度領域２３を形成するようにしてもよい。この高濃度領域２３は、約１×１０¹⁸ｃｍ^-3の不純物濃度を有し、シリコン基板１２内で最もｐ型不純物濃度が高い領域となっている。高濃度領域２３は、ソース・ドレイン領域間の直接的な電子の流れ（パンチスルー）を防止し、動作の信頼性を高めることができる。

この高濃度領域２３を形成するには、図８（Ｂ）に示した製造工程における熱処理の前に、図１７に示すｐ型不純物（例えば、ボロンＢ⁺ ）のイオン注入を行えばよい。シリコン基板１２に対する法線ｎ₀ を、イオンの入射方向ｎ₂ に対して約＋４５°の角度をなすように傾けてイオン注入を行い、また、イオンの入射方向ｎ₂ に対して約−４５°の角度をなすように傾けてイオン注入を行う。これにより、シリコン基板１２内の凸部１３下における拡散領域１４ａ，１４ｂの間に高濃度領域２３が形成される。

上記実施形態では、フローティングゲートＦＧ１，ＦＧ２がＦＣ間上部絶縁膜１７ａ，１７ｂとＦＣ間側部絶縁膜１８ａ，１８ｂとを介してコントロールゲートＣＧに対向するようにしたが、これに限られず、図１８に示す別の実施形態のように、ＦＣ間側部絶縁膜１８ａ，１８ｂを形成しないようにしてもよい。すなわち、同図ではフローティングゲートＦＧ１，ＦＧ２は、その上面のみがＦＣ間上部絶縁膜１７ａ，１７ｂを介してコントロールゲートＣＧと対向している。この場合、ＦＣ間上部絶縁膜１７ａ，１７ｂの膜厚ｄ₂ を、フローティングゲートＦＧ１，ＦＧ２に蓄積された電子を消去動作時に排出できるように薄く、例えば１２ｎｍとすればよい。しかし、導電体２０とコントロールゲートＣＧとの間のＣＥ間絶縁膜２２の膜厚ｄ₆ は膜厚ｄ₂ より厚く形成することが好ましい。これは、消去動作時等においてコントロールゲートＣＧとソース・ドレイン領域との間の大きな電位差（例えば１３Ｖ）が直接印加されることによるＣＥ間絶縁膜２２の絶縁破壊を防止するためである。

上記実施形態で示したメモリセルアレイ１０の製造方法の工程順序は、代表的な一例に過ぎず、適宜変更することができる。また、ＣＭＯＳトランジスタによって回路構成される周辺回路部分は、メモリセルアレイ１０の製造時に同時に製造することができる。

また、上記実施形態では、シリコン基板１２の導電型（一導電型）をｐ型、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｎ型として、セルトランジスタ１１をｎ型ＭＯＳトランジスタとして構成したが、これに限られるものではなく、これに代えて、シリコン基板１２の導電型（一導電型）をｎ型とし、拡散領域１４ａ，１４ｂの導電型（反対導電型）をｐ型として、セルトランジスタ１１をｐ型ＭＯＳトランジスタとして構成してもよい。

メモリセルアレイの構成を示す平面図である。 図１のＡ−Ａ線に沿う断面図である。 半導体記憶装置の電気的構成を示すブロック図である。 （Ａ）は、セルトランジスタの書き込み動作を説明する図であり、（Ｂ）は、セルトランジスタの読み出し動作を説明する図である。 セルトランジスタの消去動作を説明する図である。 メモリセルアレイの製造方法を示す断面図（その１）である。 メモリセルアレイの製造方法を示す断面図（その２）である。 メモリセルアレイの製造方法を示す断面図（その３）である。 メモリセルアレイの製造方法を示す断面図（その４）である。 メモリセルアレイの製造方法を示す断面図（その５）である。 メモリセルアレイの製造方法を示す断面図（その６）である。 メモリセルアレイの製造方法を示す断面図（その７）である。 メモリセルアレイの製造方法を示す断面図（その８）である。 メモリセルアレイの製造方法を示す断面図（その９）である。 メモリセルアレイの製造方法を示す断面図（その１０）である。 パンチスルーを効果的に防止するセルトランジスタの構成を示す断面図である。 図１６のメモリセルアレイの製造方法を示す断面図である。 別の実施形態のメモリセルアレイを示す断面図である。 従来のセルトランジスタの構造を示す断面図である。

符号の説明

１０ メモリセルアレイ
１１ セルトランジスタ
１２ シリコン基板（半導体基板）
１３ 凸部
１３ａ，１３ｂ 側面
１３ｃ 頂面
１４ａ，１４ｂ 拡散領域（反対導電型領域）
１５ａ，１５ｂ ｎ型領域
１６ａ，１６ｂ トンネル絶縁膜（第１の絶縁膜）
１７ａ，１７ｂ ＦＣ間上部絶縁膜（第２の絶縁膜）
１８ａ，１８ｂ ＦＣ間側部絶縁膜（第２の絶縁膜）
１９ ゲート絶縁膜（第３の絶縁膜）
２０ 導電体
２１ａ，２１ｂ ＦＥ間絶縁膜（第４の絶縁膜）
２２ ＣＥ間絶縁膜（第４の絶縁膜）
ＣＧ コントロールゲート
ＦＧ１，ＦＧ２ フローティングゲート

Claims (3)

1. 凸部が設けられた一導電型半導体基板と、
   前記凸部を挟むように前記半導体基板の表層に形成された一対の反対導電型領域と、
   前記凸部の各側面及び前記反対導電型領域の表面に形成された一対の第１の絶縁膜と、
   前記第１の絶縁膜を介して前記凸部の各側面及び前記反対導電型領域に対向する一対のフローティングゲートと、
   この各フローティングゲートの表面に形成された第２の絶縁膜と、
   前記凸部の頂面を覆う第３の絶縁膜と、
   前記第２の絶縁膜を介して前記各フローティングゲートに対向し、前記第３の絶縁膜を介して前記凸部に対向するコントロールゲートと、
   からなるセルトランジスタが行方向と列方向とに２次元的に複数個配列され、
   行方向に並んだ前記セルトランジスタの各コントロールゲートが一体に形成されており、行方向に隣接する２つの前記セルトランジスタが１つの前記反対導電型領域を共有する半導体記憶装置において、
   前記セルトランジスタのフローティングゲートと行方向に隣接する他の前記セルトランジスタのフローティングゲートとの間に配置され、前記反対導電型領域に接続された導電体と、
   この導電体の表面に形成された第４の絶縁膜とを備えたことを特徴とする半導体記憶装置。
2. 列方向に並んだ前記セルトランジスタは、前記一対の反対導電型領域をそれぞれ共有していることを特徴とする請求項１記載の半導体記憶装置。
3. 前記フローティングゲートと前記導電体とは、断面形状がほぼ四角形であって、前記フローティングゲートの一方の側面が前記第１の絶縁膜を介して前記凸部の側面に対向し、前記フローティングゲートの他方の側面が前記第４の絶縁膜を介して前記導電体の側面に対向していることを特徴とする請求項１又は２記載の半導体記憶装置。

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