JP2005203486A - 半導体パッケージおよびその実装構造 - Google Patents
半導体パッケージおよびその実装構造 Download PDFInfo
- Publication number
- JP2005203486A JP2005203486A JP2004006668A JP2004006668A JP2005203486A JP 2005203486 A JP2005203486 A JP 2005203486A JP 2004006668 A JP2004006668 A JP 2004006668A JP 2004006668 A JP2004006668 A JP 2004006668A JP 2005203486 A JP2005203486 A JP 2005203486A
- Authority
- JP
- Japan
- Prior art keywords
- interposer
- semiconductor package
- substrate
- case
- mounting structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】 半導体パッケージ100は、一端部10a側の内面と他端部10b側の内面とが対向するように弾性変形を利用してU字形状に折り曲げ可能なインターポーザ10と、インターポーザ10の他端部10bに搭載された半導体チップ20とを備え、インターポーザ10の一端部10aの外面には、外部と電気的に接続するための接続電極13が設けられており、半導体チップ20は、インターポーザ10を介して接続電極13に電気的に接続されている。
【選択図】 図1
Description
図1は、本発明の第1実施形態に係る半導体パッケージ100の概略断面構成を示す図である。
図2は、本実施形態の半導体パッケージ100をケース200および基板300に実装した実装構造を示す概略断面図である。なお、図2では、半導体パッケージ100におけるボンディングパッド11や配線12は省略してある。
ここで、本実施形態の実装構造の変形例を図3、図4に示す。図3は第1の変形例、図4は第2の変形例を示す概略断面図である。
図5は、本発明の第2実施形態に係る半導体パッケージ110の概略断面構成を示す図である。以下、上記第1実施形態との相違点を中心に述べる。なお、図5では、インターポーザ10に設けられたボンディングパッドや配線などの導体パターンの一部を省略してある。
なお、このバネ性を有する部材は、図6に示される変形例のように、折り曲げられた状態におけるインターポーザ10の一端部10aと他端部10bとの間の全体ではなく、一部分に介在するものであってもよい。なお、図6においても、インターポーザ10に設けられたボンディングパッドや配線などの導体パターンの一部を省略してある。
図7は、本発明の第3実施形態に係る半導体パッケージ120の概略断面構成を示す図である。上記第1実施形態との相違点を中心に述べる。
また、上記実施形態では、半導体チップ20は、インターポーザ10の他端部10bに搭載され、熱伝導性接合材410を介して、放熱部材であるケース200に熱的に接続されていた。
なお、上記実施形態では、インターポーザ10は、一端部10a側の内面と他端部10b側の内面とが対向するようにU字形状に折り曲げ可能なものとなっているが、折り曲げ形状はU字形状以に限定されるものではない。
10b…インターポーザの他端部、10c…インターポーザの折り曲げ部、
11…導体パターンとしてのボンディングパッド、
12…導体パターンとしての配線、13…接続電極、
20…半導体素子としての半導体チップ、30…バネ性を有する部材、
100、110、120…半導体パッケージ、200…ケース、
201…ケースの第1の面、202ケースの第2の面、300…基板、
410…熱伝導性接合材、420…係止部材としての押さえ部、430…凹部。
Claims (15)
- 一端部(10a)側の内面と他端部(10b)側の内面とが対向するように弾性変形を利用して折り曲げ可能なインターポーザ(10)と、
前記インターポーザ(10)の他端部(10b)に搭載された半導体素子(20)とを備え、
折り曲げられた状態における前記インターポーザ(10)の一端部(10a)の外面には、外部と電気的に接続するための接続電極(13)が設けられており、
前記半導体素子(20)は、前記インターポーザ(10)を介して前記接続電極(13)に電気的に接続されていることを特徴とする半導体パッケージ。 - 前記インターポーザ(10)は、一端部(10a)側の内面と他端部(10b)側の内面とが対向するようにU字形状に折り曲げ可能なものであることを特徴とする請求項1に記載の半導体パッケージ。
- 前記インターポーザ(10)は、弾性変形可能な樹脂を基材として、その表面に、前記半導体素子(20)と前記接続電極(13)とを電気的に接続するための導体パターン(11、12)を有するものであることを特徴とする請求項1または2に記載の半導体パッケージ。
- 前記半導体素子(20)は、折り曲げられた状態における前記インターポーザ(10)の他端部(10b)の内面に搭載されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体パッケージ。
- 前記半導体素子(20)は、折り曲げられた状態における前記インターポーザ(10)の他端部(10b)の外面に搭載されていることを特徴とする請求項1ないし3のいずれか1つに記載の半導体パッケージ。
- 折り曲げられた状態における前記インターポーザ(10)の一端部(10a)と他端部(10b)との間には、バネ性を有する部材(30)が介在されており、このバネ性を有する部材(30)により前記インターポーザ(10)の一端部(10a)と他端部(10b)とが支持されるようになっていることを特徴とする請求項1ないし5のいずれか1つに記載の半導体パッケージ。
- 第1の面(201)およびこの第1の面(201)に対向する第2の面(202)を有するケース(200)と、
前記ケース(200)の前記第1の面(201)に搭載された基板(300)と、
前記ケース(200)における前記第1の面(201)と前記第2の面(202)との間に設けられ、前記基板(300)と電気的に接続された半導体パッケージ(100、110、120)とを備える半導体パッケージの実装構造において、
前記半導体パッケージ(100、110、120)は、一端部(10a)側が前記基板(300)に対向し他端部(10b)側が前記ケース(200)の前記第2の面(202)に対向するように折り曲げられて前記ケース(200)内に配置された弾性変形可能なインターポーザ(10)と、前記インターポーザ(10)の他端部(10b)に搭載された半導体素子(20)とを備えるものであり、
前記インターポーザ(10)の一端部(10a)は前記基板(300)に電気的に接続されており、
前記半導体素子(20)は、前記インターポーザ(10)を介して前記基板(300)に電気的に接続されるとともに、前記ケース(200)の前記第2の面(202)と熱伝導性接合材(410)を介して熱的に接続されていることを特徴とする半導体パッケージの実装構造。 - 前記インターポーザ(10)は、一端部(10a)側の内面と他端部(10b)側の内面とが対向するようにU字形状に折り曲げられたものであることを特徴とする請求項7に記載の半導体パッケージの実装構造。
- 前記インターポーザ(10)は、弾性変形可能な樹脂を基材として、その表面に、前記半導体素子(20)と前記インターポーザ(10)の一端部(10a)とを電気的に接続するための導体パターン(11、12)を有するものであることを特徴とする請求項7または8に記載の半導体パッケージの実装構造。
- 前記インターポーザ(10)の一端部(10a)の外面には、前記基板(300)と電気的に接続するための接続電極(13)が設けられていることを特徴とする請求項7ないし9のいずれか1つに記載の半導体パッケージの実装構造。
- 前記半導体素子(20)は、前記インターポーザ(10)の他端部(10b)の内面に搭載されており、前記インターポーザ(10)の他端部(10b)の外面に前記熱伝導性接合材(410)が設けられていることを特徴とする請求項7ないし10のいずれか1つに記載の半導体パッケージの実装構造。
- 前記半導体素子(20)は、前記インターポーザ(10)の他端部(10b)の外面に搭載されており、前記半導体素子(20)の表面に前記熱伝導性接合材(410)が設けられていることを特徴とする請求項7ないし10のいずれか1つに記載の半導体パッケージの実装構造。
- 前記インターポーザ(10)の一端部(10a)と他端部(10b)との間には、バネ性を有する部材(30)が介在されており、このバネ性を有する部材(30)により前記インターポーザ(10)の一端部(10a)と他端部(10b)とが支持されていることを特徴とする請求項7ないし12のいずれか1つに記載の半導体パッケージの実装構造。
- 前記ケース(200)の第2の面(202)には、前記インターポーザ(10)の他端部(10b)を引っかけて前記ケース(200)に固定するための係止部材(420)が設けられていることを特徴とする請求項7ないし13のいずれか1つに記載の半導体パッケージの実装構造。
- 前記ケース(200)の第2の面(202)には、前記インターポーザ(10)の他端部(10b)を接続する際の位置決め用の凹部(430)が形成されていることを特徴とする請求項7ないし14のいずれか1つに記載の半導体パッケージの実装構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004006668A JP4193702B2 (ja) | 2004-01-14 | 2004-01-14 | 半導体パッケージの実装構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004006668A JP4193702B2 (ja) | 2004-01-14 | 2004-01-14 | 半導体パッケージの実装構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005203486A true JP2005203486A (ja) | 2005-07-28 |
JP4193702B2 JP4193702B2 (ja) | 2008-12-10 |
Family
ID=34820564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004006668A Expired - Fee Related JP4193702B2 (ja) | 2004-01-14 | 2004-01-14 | 半導体パッケージの実装構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4193702B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008108774A (ja) * | 2006-10-23 | 2008-05-08 | Denso Corp | 電子装置 |
JP2008270453A (ja) * | 2007-04-19 | 2008-11-06 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法。 |
WO2009011419A1 (ja) * | 2007-07-19 | 2009-01-22 | Nec Corporation | 電子部品実装装置及びその製造方法 |
JP2010157694A (ja) * | 2008-12-31 | 2010-07-15 | Ravikumar Adimula | 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック |
-
2004
- 2004-01-14 JP JP2004006668A patent/JP4193702B2/ja not_active Expired - Fee Related
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008108774A (ja) * | 2006-10-23 | 2008-05-08 | Denso Corp | 電子装置 |
JP4697118B2 (ja) * | 2006-10-23 | 2011-06-08 | 株式会社デンソー | 電子装置 |
JP2008270453A (ja) * | 2007-04-19 | 2008-11-06 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法。 |
WO2009011419A1 (ja) * | 2007-07-19 | 2009-01-22 | Nec Corporation | 電子部品実装装置及びその製造方法 |
US8120921B2 (en) | 2007-07-19 | 2012-02-21 | Nec Corporation | Device having electronic components mounted therein and method for manufacturing such device |
CN101755335B (zh) * | 2007-07-19 | 2012-07-11 | 日本电气株式会社 | 电子部件安装装置及其制造方法 |
JP5413971B2 (ja) * | 2007-07-19 | 2014-02-12 | 日本電気株式会社 | 電子部品実装装置及びその製造方法 |
JP2010157694A (ja) * | 2008-12-31 | 2010-07-15 | Ravikumar Adimula | 積み重ね型ダイパッケージ用のマルチダイ・ビルディングブロック |
Also Published As
Publication number | Publication date |
---|---|
JP4193702B2 (ja) | 2008-12-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6262489B1 (en) | Flip chip with backside electrical contact and assembly and method therefor | |
US6317326B1 (en) | Integrated circuit device package and heat dissipation device | |
TWI235469B (en) | Thermally enhanced semiconductor package with EMI shielding | |
US6657311B1 (en) | Heat dissipating flip-chip ball grid array | |
JP4910439B2 (ja) | 半導体装置 | |
JP4828164B2 (ja) | インタポーザおよび半導体装置 | |
JP2008166440A (ja) | 半導体装置 | |
JP2007158279A (ja) | 半導体装置及びそれを用いた電子制御装置 | |
JP4218434B2 (ja) | 電子装置 | |
JP4014591B2 (ja) | 半導体装置および電子機器 | |
JPH06260532A (ja) | フリップチップの接続構造 | |
US20070087478A1 (en) | Semiconductor chip package and method for manufacturing the same | |
JP5169800B2 (ja) | 電子装置 | |
TWI286832B (en) | Thermal enhance semiconductor package | |
JPH09293808A (ja) | 半導体装置 | |
JP4193702B2 (ja) | 半導体パッケージの実装構造 | |
JP2001267699A (ja) | Cteが一致した印刷配線板上のチップスケールパッケージング | |
JP5358515B2 (ja) | 半導体装置及びそれを用いた電子制御装置 | |
JP4952365B2 (ja) | 両面実装回路基板に対する電子部品の実装構造、半導体装置、及び両面実装半導体装置の製造方法 | |
WO2007141851A1 (ja) | 半導体パッケージ及び電子装置 | |
JP4697118B2 (ja) | 電子装置 | |
KR20080052411A (ko) | 반도체 장치와 그 제조 방법 및 반도체 장치의 실장 구조 | |
JP2007188930A (ja) | 半導体装置及び半導体装置の製造方法 | |
JPH08274214A (ja) | 半導体装置 | |
JP2013065887A (ja) | 電子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060223 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060907 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070823 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080902 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080915 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131003 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |