JP2001267699A - Ｃｔｅが一致した印刷配線板上のチップスケールパッケージング - Google Patents

Ｃｔｅが一致した印刷配線板上のチップスケールパッケージング

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チン・ピン・ロ
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ダニエル・エー・フアン
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Abstract

(57)【要約】 【課題】 本発明は、ダイと印刷配線板との相互接続部
の応力を減少させて印刷配線板に取付けられた集積回路
の信頼性を増加することのできる回路アセンブリを提供
することを目的とする。 【解決手段】 複数のダイパッドを備えたダイと、それ
ら複数のダイパッドに結合される複数の回路パッドを有
する第１の側面と、別の複数の回路パッドを有する第２
の側面とを有する第１の回路層で構成されたチップスケ
ールパッケージアセンブリ14と、ヒートシンク16と、ヒ
ートシンク16に結合され、前記第２の複数の回路パッド
に結合された第３の複数の回路パッド20を有するコンプ
ライアントな第２の回路層18とを具備していることを特
徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チップスケールパ
ッケージングに関し、特に、高い熱伝導性印刷配線板
（ＰＷＢ）アセンブリに取付けられた廉価で高性能のチ
ップスケールパッケージングに関する。
【０００２】
【従来の技術】限定された空間にさらに多くの電子部品
をパッケージするため、電子部品はますます小型化され
ている。能動装置、集積回路（ＩＣ）では、パッケージ
サイズはデュアルインラインパッケージ（ＤＩＰ）から
フラットパックへ、導線なしのチップキャリア（ＬＣ
Ｃ）へ、チップ搭載（ＣＯＢ）へ、フリップチップへと
減少されている。最小の能動素子の１つはフリップチッ
プダイである。フリップチップダイでは、ＩＣダイは裏
返しにされ、ＰＷＢへ直接はんだ付けされ、最高のパッ
ケージング密度のうちの１つを実現する。フリップチッ
プダイについての１つの問題は、小さいボンドパッドピ
ッチおよびバンピング要求のために、全ての既存のＩＣ
ダイスがこの技術で使用されることができるわけではな
いことである。この問題を解決するために、チップスケ
ールパッケージング技術（ＣＳＰ）が開発された。チッ
プスケールパッケージは再分布層を既存のダイに付加
し、幾らかの接着層をＩＣダイボンドパッドの上部に付
加してアルミニウムパッドの腐食を防止する。再分布層
は小さいピッチの周辺ＩＣボンドパッドを大きいピッチ
の区域アレイはんだパッドへ再分布するために使用さ
れ、これらのはんだパッドはマイクロボールグリッドア
レイ（μＢＧＡ）を形成するために使用される。μＢＧ
Ａは標準的な表面取付け技術（ＳＭＴ）のはんだ付けプ
ロセスによりＰＷＢへはんだ付けされることができる。
【０００３】ＩＣダイをＣＳＰへ変換する多数の方法が
存在する。ＣＳＰをパッケージする最も容易な方法は再
分布層をダイの上部に取付ける方法である。はんだ付け
ではμＢＧＡは再分布層の他方の側面に位置される。こ
の種類の方法についての問題はＣＳＰ（〜３ＰＰＭ／
℃）の熱膨張係数（ＣＴＥ）がＰＷＢ材料（〜１４ＰＰ
Ｍ／℃）よりも非常に小さいことである。大きなＣＴＥ
の不一致はＣＳＰとＰＷＢとのはんだ接合を損傷させ
る。
【０００４】最も一般的で最も信頼性のあるＣＳＰ装置
の１つはTessera 社（3099 OrchardDr., San Jose, Ca
95134）で製造されている。Tessera のＣＳＰは、低い
ＣＴＥダイの効果を再分布層から分離するように特別に
設計されたコンプライアントな装置を使用する。再分布
層はＰＷＢと類似したＣＴＥを有する。ＣＳＰとＰＷＢ
の再分布層間の小さいＣＴＥの不一致により生じる応力
は非常に低く、長い寿命のんだ接合が期待される。この
タイプのＣＳＰについての１つの問題はパッケージを設
計し製造するための関連する非循環価格（non-recurrin
g cost）が高いことである。このパッケージの使用量が
高いならば、非循環価格はその大量使用によって回収さ
れなければならない。しかしながら、多数の異なる種類
のＩＣが使用され、各ＩＣの量が少ないならば、この技
術の使用は経済的ではなく、実用的でもない。通常のＣ
ＳＰに関連する価格問題に加えて、熱伝導は別の深刻な
問題を生じる。多数の信頼性のあるＣＳＰで使用される
装置はＣＴＥをＩＣダイスから分断するだけでなく、熱
伝導路を分断し、ＰＷＢへの信号路を増加する。ＩＣの
機能性と速度が増加されるとき、この種類の装置は目的
を行わない。
【０００５】
【発明が解決しようとする課題】それ故、本発明の目的
は、ダイと印刷配線板との相互接続間の応力を減少する
ことによって、印刷配線板に取付けられた集積回路の信
頼性を増加することである。
【０００６】
【課題を解決するための手段】本発明の１特徴では、回
路アセンブリは複数のダイパッドを備えたダイを有す
る。第１の回路層は第１の側面と第２の側面を有する。
第１の側面は複数のダイパッドに結合される第１の複数
の回路パッドを有する。第２の側面は第２の複数の回路
パッドを有する。第２の回路層はヒートシンクに結合さ
れる。第２の回路層は第２の複数の回路パッドに結合し
た第３の複数の回路パッドを有する。
【０００７】本発明の別の特徴では、第１の回路層と第
２の回路層はコンプライアントである。これは第１の回
路層と第２の回路層との相互接続から応力が解放される
ことを可能にする。
【０００８】本発明の別の特徴では、ヒートシンクとダ
イの熱膨張係数（ＣＴＥ）は相互接続における応力を減
少するためできる限り近密に一致されている。
【０００９】本発明の別の特徴では、回路を組立てる方
法は、チップスケールパッケージアセンブリを形成する
ために第１の回路層の第１の側面へダイを結合し、ヒー
トシンクアセンブリを形成するために第２の回路層をヒ
ートシンクへ接着し、第１の回路層を第２の回路層へ結
合するステップを有する。
【００１０】本発明の１つの利点は、余盛不足（underf
ill ）であり、これは集積回路ダイの間で共通して必要
とされ、小さいフレキシブルな印刷配線板は除かれても
よい。これはアセンブリの信頼性を増加しながらアセン
ブリプロセス時間の価格およびサイクル時間を減少す
る。
【００１１】
【発明の実施の形態】本発明のその他の目的および特徴
は添付図面と特許請求の範囲を伴って好ましい実施形態
の詳細な説明を考慮して明白になるであろう。本発明
は、電子アセンブリに関して熱放散問題を有している自
動車、宇宙、その他の市場産業で使用される回路アセン
ブリに応用されてもよい。
【００１２】図１を参照すると、回路アセンブリ10はヒ
ートシンクアセンブリ12と、好ましくは複数のチップス
ケールパッケージアセンブリ14を有する。１以上のチッ
プスケールパッケージアセンブリ14は１つの印刷配線板
アセンブリ12上に含まれてもよい。ヒートシンクアセン
ブリ12はヒートシンク16と印刷配線板18を有する。印刷
配線板18は技術的に印刷配線板または印刷回路板として
も知られている。
【００１３】ヒートシンク16は銅インバー銅、炭素グラ
ファイト、グラファイトアルミニウムまたはダイヤモン
ドのような高い熱伝導材料から作られることが好まし
い。ヒートシンク16はまた低いＣＴＥを有することが好
ましい。ヒートシンク16は少なくともスケールパッケー
ジアセンブリ14が取付けられた印刷配線板18区域の下に
延在する寸法である。
【００１４】印刷配線板18はヒートシンク16に強固に取
付けられている。即ち、印刷配線板はヒートシンク16に
強固に接着される。印刷配線板18の膨張または収縮はヒ
ートシンク16のＣＴＥによって制限される。印刷配線板
は好ましくはフレキシブルまたはコンプライアントな印
刷配線板であることが好ましい。印刷配線板18が多層板
であるならば、少なくとも外部層はコンプライアントで
あることが好ましい。印刷配線板18はそれ自体の中の電
気的な相互接続または、一般的な方法による他の部品お
よび回路への電気接続に使用される回路トレースを有す
る。印刷配線板18はチップスケールパッケージアセンブ
リ14を印刷配線板18内に含まれている導電トレースと電
気的に接続する複数のはんだまたは回路パッド20を有す
る。
【００１５】さらに以下説明するように、チップスケー
ルパッケージアセンブリ14ははんだ付けまたはエポキシ
のような導電性接着剤により印刷配線板18の表面に取付
けられてもよい。
【００１６】図２を参照すると、チップスケールパッケ
ージアセンブリ14の分解図が示されている。チップスケ
ールパッケージアセンブリ14はシリコンチップまたは集
積回路ダイ24に結合されている再分布層22のような別の
回路層を有する。再分布層22は、集積回路ダイ24とほぼ
同じ大きさにされた薄く小さいフレキシブルまたはコン
プライアントな回路板であることが好ましい。再分布層
22に対して適切な材料の１例はポリイミドである。再分
布層は印刷配線板18およびダイ24とほぼ同じ熱膨張係数
を有することが好ましい。再分布層22は２つの側面を有
する。集積回路ダイ24に隣接した側面は複数の回路パッ
ド26を有する。回路パッド26は銅またはアルミニウムの
ような導電性材料から作られることが好ましい。
【００１７】集積回路ダイ24は１側面に位置する複数の
ダイパッド28を有する。再分布層22の回路パッド26はダ
イパッド28と整列する。ダイパッド28は高温のはんだに
より回路パッド26に結合されることが好ましい。回路パ
ッド26をダイパッド28に結合する他の手段は導電性エポ
キシのような導電性の接着剤の使用を含んでいる。
【００１８】ダイ24は“防弾ダイ”であることが好まし
く、これはシリコン窒化物またはＰガラスのような保護
被覆を使用して回路がパッシベートされており、ダイパ
ッド28がニッケルまたは金のような保護金属でメッキさ
れることを意味する。
【００１９】図３を参照すると、再分布層22の下面30が
示されている。再分布層22は集積回路ダイ24に結合して
示されている。再分布層22の下面30はヒートシンクアセ
ンブリ12の印刷配線板18上の回路パッド20と整列してい
る複数の回路パッド32を有する。回路パッド32には以下
説明するように高温はんだのボール34が形成されてもよ
い。好ましくは、チップスケールパッケージアセンブリ
14はその組立て前に印刷配線板アセンブリ12と組み立て
られる。
【００２０】動作において、ヒートシンクアセンブリ12
は印刷配線板18をヒートシンク16に取付けることにより
組み立てられる。これは接着剤をヒートシンク16と印刷
配線板18間に与えることによって、または印刷配線板18
をヒートシンク12へ熱的に接着することにより行われて
もよい。はんだペーストまたはその他の接着剤は回路パ
ッド20へスクリーン印刷される。
【００２１】チップスケールパッケージアセンブリ14は
再分布層22の回路パッド26上に高温はんだを位置付ける
ことにより組立てられる。集積回路ダイ24はスクリーン
印刷はんだと接触され、ダイパッド24が回路パッド22と
電気的および物理的に結合するように再流動される。
【００２２】はんだを回路パッド22に供給することに加
えて、回路パッド32にも高温はんだが与えられてもよ
い。再流動するときのこの高温のはんだは回路パッド32
上に高温のはんだのボール34を形成する。
【００２３】チップスケールパッケージアセンブリ14は
その後、ヒートシンクアセンブリ12へ組立てられる。チ
ップスケールパッケージアセンブリ14ははんだまたは接
着剤を使用してヒートシンクアセンブリ12に組立てられ
てもよい。好ましくは、先に回路パッド26へ与えられた
よりも低温のはんだまたは接着剤が使用される。これは
回路パッド32上で高温はんだで形成されたボールが集積
回路ダイ24を印刷配線板18から一定の距離に保持するこ
とを可能にする。
【００２４】組立て前にチップスケールパッケージアセ
ンブリ14をヒートシンクアセンブリへ組立てることによ
って、チップスケールパッケージアセンブリ14は焼き付
けられ試験される。
【００２５】当業者に明白であるように、ダイ24と同一
寸法の再分布層22を設けることにより、ヒートシンクア
センブリ12上におけるチップスケールパッケージアセン
ブリ14の最高のパッケージング密度が実現される。
【００２６】印刷配線板、ダイおよび再分布層のＣＴＥ
は近接しているが、局部的な膨張が生じる。はんだ接合
での応力を防止するためにコンプライアントな印刷配線
板18は局部的な熱膨張の発生を可能にされている。
【００２７】本発明の特定の実施形態を図示し説明した
が、多数の変形および代りの実施形態が当業者により行
われよう。したがって、本発明は特許請求の範囲によっ
てのみ限定されることを意図する。
【図面の簡単な説明】
【図１】本発明による回路アセンブリの部分的に分解さ
れた斜視図。
【図２】印刷配線板のチップスケールパッケージ部分の
分解斜視図。
【図３】図２の組み立てられたチップスケールパッケー
ジの下面を示した斜視図。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 7/20 Ｈ０１Ｌ 23/14 Ｒ (72)発明者 ダニエル・エー・フアン アメリカ合衆国、カリフォルニア州 91304、ウエスト・ヒルズ、ヒラリー・ド ライブ 8048 (72)発明者 ピート・ハドソン アメリカ合衆国、カリフォルニア州 92026、エスコンディド、マウンテン・ラ イラック・ロード 28683

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のダイパッドを備えたダイと、 前記複数のダイパッドに結合される第１の複数の回路パ
    ッドを有する第１の側面と、第２の複数の回路パッドを
    有する第２の側面とを有する第１の回路層と、 ヒートシンクと、 前記ヒートシンクに結合され、前記第２の複数の回路パ
    ッドに結合された第３の複数の回路パッドを有するコン
    プライアントな第２の回路層とを具備している回路アセ
    ンブリ。
  2. 【請求項２】 前記ダイは第１の熱膨張係数を有し、前
    記ヒートシンクは前記第１の熱膨張係数に実質上等しい
    第２の熱膨張係数を有している請求項１記載の回路アセ
    ンブリ。
  3. 【請求項３】 前記第２の複数の回路パッドと前記第３
    の複数の回路パッドははんだ結合されている請求項１記
    載の回路アセンブリ。
  4. 【請求項４】 前記第２の複数のはんだ回路パッドと前
    記第３の複数のはんだ回路パッドは接着剤で結合されて
    いる請求項１記載の回路アセンブリ。
  5. 【請求項５】 前記第２の複数の回路パッドに結合され
    ている複数の高温のはんだボールをさらに具備している
    請求項１記載の回路アセンブリ。
  6. 【請求項６】 前記ダイは第１の面積を有し、前記第１
    の回路層は実質上前記第１の面積以下の第２の面積を有
    している請求項１記載の回路アセンブリ。
  7. 【請求項７】 複数のダイパッドを有し、第１の熱膨張
    係数を有しているダイと、前記複数のダイパッドに結合
    された第１の複数の回路パッドを有する第１の側面と、
    第２の複数の回路パッドを有する第２の側面とを有する
    第１のコンプライアントな回路層とを具備するチップス
    ケールパッケージアセンブリと、 ヒートシンクと、前記ヒートシンクに結合され、前記第
    ２の複数の回路パッドに結合された第３の複数の結合パ
    ッドを備え、第２の熱膨張係数を有している第２の回路
    層とを具備しているヒートシンクアセンブリとを具備し
    ている回路アセンブリ。
  8. 【請求項８】 前記第２の熱膨張係数は前記第１の熱膨
    張係数に実質上等しい請求項７記載の回路アセンブリ。
  9. 【請求項９】 前記第２の複数の回路パッドと前記第３
    の複数の回路パッドははんだ結合されている請求項７記
    載の回路アセンブリ。
  10. 【請求項１０】 前記第２の複数のはんだ回路パッドと
    前記第３の複数のはんだ回路パッドは接着剤で結合され
    ている請求項７記載の回路アセンブリ。
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