JP2005195592A - 並列ソース／チャプチャ・アーキテクチャ - Google Patents

Abstract

【課題】 性能、密度、および全体の価格の異なる組み合わせを達成することができる自動試験装置のための再構成可能な試験アーキテクチャを提供する。
【解決手段】 試験システムは、１つまたは複数のキャプチャ／ソース・チャネルに結合する信号ソースを含む。信号ソースは、１つまたは複数のチャネルに相殺信号を供給し、相殺信号は、受け取られる信号の一部を減らすように、チャネルによって利用することができる。得られる信号は、その後、信号上のすべての誤差が容易に検出されるように増幅される。
【選択図】 図２

Description

本発明は概括的には、エレクトロニクス用の自動化試験装置（ＡＴＥ：automated test equipment）に関し、より詳細には、ＡＴＥと接続して用いることができるソースおよ びキャプチャ試験機器に関する。

半導体集積能力が向上し、アナログピン数が増加したデバイスについて、ＡＴＥが、複数のアナログチャネルを同時に駆動し、キャプチャすることができるアナログソース／キャプチャ機器を含む必要性が存在する。

一手法では、既存の機器のアーキテクチャを複製することによって、大規模な並列機器を構築する。しかしながら、これは、費用対効果がよい解決策ではない。複数チャネルのキャプチャを行う経済的な方法を提供することはより困難である。

並列キャプチャを達成する経済的手法は、マルチプレクス式の並列入力を有する単一変換器を用いるものである。この手法によれば、マルチプレクサは、複数の信号を並列に受け取り、変換器に対して入力を連続的に切り換え、それによって、入力間で変換器を共有する。しかしながら、キャプチャが順次行われる必要があるため、この方法の欠点はキャプチャ時間が増加することである。

ソース／キャプチャ機器システムが達成しようと試みる一般に３つの市場目的が存在する。高性能、高密度、および低価格がある。残念ながら、高性能で低価格な機器は一般に、高密度を提供しない。同様に、低価格で高密度の機器は一般に、高性能を提供せず、高密度で高性能の機器は一般に、低価格では入手可能でない。

ここで図１を参照すると、従来技術の機器を示すグラフが提供される。グラフは、種々の既存の試験機器が、性能、密度、および価格によって画定される市場空間内のどこに入るかを示す。たとえば、機器Ａは、高性能を提供するが、価格が高く、密度が低い。機器Ｂは、低価格を提供するが、低性能および低密度を招く。機器Ｃは高密度を提供するが、付随して、高価格および低性能を有する。機器のどれも、高性能、高密度、および低価格を提供せず、性能−密度−価格空間において異なる位置を占めるように再構成可能ではない。

本発明によれば、試験アーキテクチャは、複数のチャネルに結合する信号発生コアを含む。信号発生コアは、１つまたは複数のチャネルに相殺信号を供給するように構成可能であり、それぞれのチャネルは、その精度を向上させるために、相殺信号を選択的に印加することができる。相殺信号が印加される方法に応じて、性能、密度、および全体の価格の異なる組み合わせを達成することができる。

本発明の前述の特徴、ならびに、本発明それ自体は、以下の図面の説明からより完全に理解することができる。

図２は、本発明の例示的な実施形態を示す。図示されるように、アーキテクチャ１０は、複数のチャネル（全体で１２ａ〜１２ｎ）に結合する高精度信号ソース１１を含む。３つのチャネルが示されるが、任意の数のチャネルを設けることができることは理解すべきである。

高精度ソース１１は、スイッチ２０1および２０４を介してチャネルに接続される。これらのスイッチ（好ましくは、Ｃ形リレー）は、別法として、外部アジャスト８０を介して高精度ソース１１をチャネル１２ａ〜１２ｎに接続することができる。外部アジャスト８０は、任意選択（オプション）の利用者指定回路であり、顧客の特定の用途に合うように、高精度ソースによって生成される信号の特性を変えるのに用いることができる。代替の実施形態において、外部アジャスト８０は省略することができる。

各チャネル１２ａ〜１２ｎは、ソース（信号源）部およびキャプチャ（捕捉）部を有する。ソース部は、被試験デバイスに信号を供給するのに用いられるＤＡＣ９１を含む。Ｃ形リレーなどのスイッチ２１２は、ＤＡＣ９１の出力によって供給される信号を被試験デバイスに接続する。特に、リレー２１２が「下」位置にある状態で、その出力信号は、ノード１５２のそれぞれのチャネルの出力に伝達される。ソース部は好ましくは、出力増幅器などの他の回路を含むが、この回路は、説明を明確にするために省略する。

チャネル１２のキャプチャ部は、被試験デバイスからの被試験信号（ＳＵＴ：signal under test）をノード１５０で受け取る結合器（コンバイナ）１４３を含む。リレー２１２が「上」位置にある状態で、結合器１４３はまた、ＤＡＣ９１からのＤＣベースライン信号を別の入力で受け取る。結合器１４３の出力は、結合器１４２の入力に供給される。結合器１４２はまた、増幅器１６１およびスイッチ２０９を介して、ソース１１からの相殺信号を受け取る。結合器１４２の出力は増幅器１６０に供給される。増幅器１６０の出力はＡＤＣ１３０に供給される。結合器１４２および１４３は、好ましくはアナログ加算回路である。

ＡＴＥシステムにおいて、テスタは一般に、刺激の印加と応答の測定の両方を制御する。刺激は、測定のためにテスタに戻される前に、被試験デバイスによって処理されることが多い。テスタは、刺激と応答の両方を制御するので、応答は一般に予想される特性（たとえば、周波数、振幅、ＤＣオフセット、位相）を有し、その特性は、刺激の特性に一致するか、または、被試験デバイスの予想される挙動に基づいて、予測可能な態様でその特性からずれることになる。その結果、キャプチャされた信号は通常、既知のものか、または、少なくとも予想される特性を有する。

好ましい実施形態において、アーキテクチャ１０は、異なるキャプチャモードで構成可能である。その最も正確なモードにおいて、高精度ソースは、予想されるＳＵＴのＡＣ成分に等しいことが好ましいＡＣ相殺信号を生成する。ＡＣ相殺信号は、実質的にＤＣ成分を有していない。ＳＵＴをキャプチャするとき、ＤＡＣ９１は、予想されるＳＵＴのＤＣ成分に等しいことが好ましいＤＣベースライン信号を生成する。ＤＣベースライン信号は実質的にＡＣ成分を持たないことが好ましい。結合器１４３はＳＵＴのＤＣ成分を減算し、結合器１４２はＳＵＴのＡＣ成分を減算する。ＳＵＴの雑音、歪み、または他のエラーがないと仮定すると、結合器１４２の出力は理想的にゼロでなければならない。

しかしながら、エラーは決して避けることができないため、結合器１４２からの出力信号は、小さいが、それでもゼロでない値を有する。この信号は、ＡＤＣ１３０によって正確に測定することができるレベルまで、増幅器１６０（好ましくは、プログラム可能利得を有する）によってブーストされる。

ＤＡＣ９１が、２つの機能を行うことが好ましいことが注目される。チャネル１２がソースとして用いられるとき、ＤＡＣ９１は、ノード１５２に出力信号を供給する。チャネル１２がキャプチャとして用いられるとき、ＤＡＣ９１は、ノード１５０に印加される信号上のすべてのＤＣ成分を相殺するのに用いられるＤＣベースライン信号を供給する。

先に示したように、上記アーキテクチャ１０は、行われる試験の要求に応じて、種々の信号キャプチャ特性を提供するために、異なるモードで用いられることができる。特定の実施形態において、アーキテクチャは、リレー２０９および２１２によって構成可能な３つのモードで用いられる。リレーは、アーキテクチャ１０を制御する機器ドライバによって制御されるのが好ましい。

第１のモード（すなわち、「モード１」）は、低価格で高密度の試験構成を提供する。モード１は、信号相殺なしで動作し、したがって、信号発生コアは必要とされない。モード１において、全てのチャネルが同じように構成される。リレー２１２は好ましくは、「上」位置にあり、リレー２０９は好ましくは、「下」位置にある。これらの構成は、測定（ＤＡＣ９１からのＤＣベースラインによる）前にＳＵＴのＤＣ成分を減らすが、ＳＵＴのＡＣ成分は減らさない。

例としてチャネル１２ａを考えると、被試験デバイスからのＳＵＴがノード１５０に印加される。リレー２１２が「上」位置にあるため、結合器１４３は、ＳＵＴからＤＣベースラインを減算する。結合器１４３の出力は結合器１４２に供給される。リレー２０９は、ＡＣ相殺信号を結合器１４２から分離するように構成される。結合器１４２の出力は、ＡＣ相殺なしで、信号増幅器１６０に送られ、信号増幅器１６０の出力は、ＡＤＣ１３０に結合される。こうして、被試験デバイスからの信号が受け取られる。このモードで、チャネル１２ｂ〜１２ｎについて、同様な構成が用いられてもよい。このモードは、チャネル当たりの価格を抑えて高密度信号キャプチャを提供するため、複数サイト試験、または、複数で同時のキャプチャが必要とされる他の形態の試験に特に適している。

第２のモード（すなわち、「モード２」）は、高性能で低密度を提供するのに用いられることができる。モード２の場合、１つを除いて全てのチャネル１２ａ〜１２ｎは、モード１のチャネル１２ａ〜１２ｎと同様に構成される。しかしながら、１つのチャネル、たとえば、チャネル１２ｎは、信号相殺を印加するように構成される。この構成を実施するために、リレー２０９は、チャネル１２ｎのみについて、「上」位置に切り換わる。相殺信号は、ソース１１によって、リレー２０１および２０４を通ってチャネル１２ｎへ供給される。チャネル１２ｎにおいて、ソース１１からの信号は、増幅器１６１に供給される。増幅器１６１の出力は、リレー２０９を通って結合器１４２に供給される。被試験デバイスからの信号は、ノード１５０で受け取られ、結合器１４３に送られる。モード１の場合と同様に、ＤＣ相殺は、結合器１４３によって印加される（ＤＣベースラインの減算によって）。しかしながら、このモードにおいて、ＡＣ相殺もまた提供される。結合器１４３の出力は結合器１４２に供給される。結合器１４２は、増幅器１６１からの相殺信号を、受け取った信号と結合して、受け取った信号と高精度ソースからの相殺信号の差を表す差信号を生成する。この差信号は、増幅器１６０に結合されて、残差信号が生成される。残差信号は、その後、ＡＤＣ１３０に供給される。この残差信号は、ＤＣ成分およびＡＣ成分の両方が補正されており、エラーが存在する場合を除いて、理想的にゼロでなければならない。

アーキテクチャ１０は、第３のモードに構成することができる。このモード（すなわち、「モード３」）において、信号相殺あり、および、信号相殺なしの並列混合キャプチャが提供される。そのため、モード３は、中程度の性能および高密度を提供する。この例において、全てのチャネル１２ａ〜１２ｎは、ＡＣ信号相殺とＤＣ信号相殺の両方を用いて、信号キャプチャを提供するように構成される。これらのチャネルは、モード２のチャネル１２ｎと同じように構成される。

しかしながら、相殺が非常に正確であることが好ましいモード２と比較すると、同じＡＣ相殺信号が複数のチャネルにわたって用いられるために、モード３の相殺はおそらく、あまり正確でない。行われる試験に応じて、異なるチャネルについてのＳＵＴは、同じでない場合がある。したがって、単一ＡＣ相殺信号は、全てのチャネルを完全に補正しない場合がある。

それでも、モード３は、ほぼ正確な相殺信号の使用によって、モード１に比べて、大幅な精度改善を達成する。モード３が最もよく使用されるために、試験は、共通ＡＣ相殺信号が、適度な精度で、全てのチャネルについて用いることができるように編成されなければならない。相殺信号は、たとえば、使用される全てのチャネルについての、理想の相殺信号の中央値など、全てのチャネルに最もよく合うように選択されてもよい。そのため、このモードは、複数サイト試験への有利な応用がある。複数サイト試験において、異なる、名目上は同じデバイスが、名目上は同じ刺激を用いて、同時並列に試験される。これらの刺激は、名目上は同じ応答（ＳＵＴ）を生じ、高密度で、比較的高性能で、チャネル当たりの価格を比較的抑えて、その応答を試験することができる。

チャネルがキャプチャ精度の大幅な改善を実現するために、増幅器１６０への入力をゼロに近づける必要はない。たとえば、増幅器１６０に入力される入力の振幅を１０分の１に減らすことは、普通なら達成するのが難しい、そのチャネルについて２０ｄＢの改善を与える。

モード３は、全てのチャネルについて単一のＡＣ相殺信号を印加するが、各チャネルは、それぞれのＤＡＣ９１を適切にプログラムすることによって、異なるＤＣ相殺信号（すなわち、ＤＣベースライン）を個々に供給することができる。

チャネル１２ａ〜１２ｎはそれぞれ、高精度ソース１１の価格よりずっと低い価格で提供することが好ましい。これらのチャネルの高い精度は、高精度ソースからの相殺信号の印加によって得られる。そのため、高精度ソースの価格は、チャネル当たりの全体の価格を下げるために、チャネルの数にわたって分散される。

好ましい実施形態において、増幅器１６０および１６１は、プログラム可能利得を有する。増幅器１６０の利得は、ＡＤＣ１３０への入力について、大きな信号を生成するために可変であるのが好ましい。知られているように、より大きな信号はＡＤＣの量子化誤差および雑音によって影響を受けにくいため、ＡＤＣは、小さな信号を変換するときに比べて、大きな信号を変換するときにより正確な読みを生成する。そのため、増幅器１６０の利得を変えることによって、ＡＤＣが、その最もよい状態で動作することが可能になる。増幅器１６１の利得は、ＡＣ信号相殺の効果を最大にするために、可変であることが好ましい。

ここで図３を参照すると、図１のグラフと同じグラフが示される。このグラフは、複数のモードに構成可能な同じテスタが、性能、価格、および密度に関して異なる基準がどのように適合するかを示す。試験がモード１にあるとき、低価格で高密度の機器が提供される。テスタがモード２で構成されるとき、高精度で低密度のテスタが達成される。モード３において、中程度の精度で高密度のテスタが構成される。そのため、本試験用システムは、複数のモードに構成され、異なるレベルの価格、密度、および性能で複数の機能を提供することができる。

本発明の好ましい実施形態を述べたが、これらの考え方を組み込んだ他の実施形態を用いることが可能であることは、当業者には明らかであろう。たとえば、本明細書に開示する実施形態は、ソース機能とキャプチャ機能の両方を提供するチャネルを含む。しかしながら、別法として、チャネルは、キャプチャ機能のみを提供することができる。

例示するとともに、前述したように、ＤＡＣ９１は、ＤＣベースラインを供給して、チャネルごとに、ＳＵＴ内のＤＣオフセットを個々に相殺する。別法として、全てのチャネルについて一緒にＤＣベースラインを調整するために、単一ＤＣソースが設けられるであろう。たとえば、ＤＣソースは、高精度ソース１１に組み込まれるであろう。高精度ソースは、その後、ＳＵＴのＡＣ成分とＤＣ成分の両方を補正するであろう。しかしながら、チャネルごとの相殺は、全てのチャネルについてのただ１つの相殺より柔軟性があるので、この構成が望ましいというわけではないことに注意すべきである。

さらに、先の説明では、アーキテクチャ１０についての３つの全く異なった動作モードを規定する。しかしながら、これらのモードは、必ずしも互いに相反するものではないことを理解すべきである。たとえば、あるチャネルはモード１で動作することができ（ＡＣ相殺なし）、一方、１つまたは複数の他のチャネルは、モード２で（精密なＡＣ相殺を用いて）同時に動作する。他のチャネルは、モード２で動作するチャネルのために用いられる同じ相殺信号を印加することによって、モード３（適切なＡＣ相殺を用いて）で同時に動作することができる。したがって、アーキテクチャについての異なるチャネルは、同時に、異なるモードで動作することができる。

価格が追加されるが、チャネルを選択的に接続することができる１つまたは複数の追加の高精度ソース１１を設けることによって、柔軟性の追加を達成することができる。価格が追加されるが、チャネルの数が、高精度ソースの数を大幅に超える限り、本発明の経済的な利点が維持される。各チャネルは、１つの特定の高精度ソースに割り当てることができるか、または、チャネルは、より高い柔軟性のために、異なるソースに切り換え可能に接続可能である。

したがって、本発明は、前述した実施形態に限定されるのではなく、特許請求の範囲の精神およびその範囲によってのみ制限されるべきである。

性能、価格、および密度に関して、異なる従来技術の試験機器を示すグラフである。 本発明の試験用システムのブロック図である。 性能、価格、および密度に関して、本発明の異なるモードを示すグラフである。

Claims (19)

1. 自動試験装置のための試験アーキテクチャであって、
   信号ソースと、
   複数のソース／キャプチャ・チャネルとを備え、前記信号ソースは、前記チャネルによって受け取られる信号の振幅を減らすための信号相殺信号を供給する前記チャネルの少なくとも１つに結合される、試験アーキテクチャ。
2. 前記信号ソースは、デジタル−アナログ変換器（ＤＡＣ）を備える試験アーキテクチャ。
3. 前記システムは、前記ソースと前記複数のソース／キャプチャ・チャネルの間で結合される外部調整デバイスをさらに備える請求項１に記載の試験アーキテクチャ。
4. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、被試験デバイスからの信号を受け取ることが可能なキャプチャアナログ−デジタル変換器（ＡＤＣ）を備える請求項１に記載の試験アーキテクチャ。
5. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、前記信号ソースから相殺信号を受け取り、被試験信号を受け取り、前記相殺信号および前記被試験信号からの残差信号を前記ＡＤＣに供給する結合器をさらに備える請求項４に記載の試験アーキテクチャ。
6. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、
   前記信号ソースから相殺信号を受け取り、被試験信号を受け取り、前記相殺信号および前記被試験信号からの出力信号を供給する結合器と、
   該結合器からの前記出力信号を受け取り、出力を前記ＡＤＣに供給する増幅器と、
   をさらに備える請求項４に記載の試験アーキテクチャ。
7. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、
   被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
   前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を前記ＡＤＣに供給する第２結合器と、
   をさらに備える請求項４に記載の試験アーキテクチャ。
8. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、
   被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
   前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
   前記第２結合器出力信号を受け取り、残差信号を前記ＡＤＣに供給する増幅器と、
   を備える請求項１に記載の試験アーキテクチャ。
9. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、前記信号ソースからの信号を受け取り、出力を被試験デバイスに供給する増幅器をさらに備える請求項４に記載の試験アーキテクチャ。
10. 前記少なくとも１つのソース／キャプチャ・チャネルの少なくとも１つは、出力を被試験デバイスに供給するデジタル−アナログ変換器（ＤＡＣ）をさらに備える請求項４に記載の試験アーキテクチャ。
11. 前記アーキテクチャは、各チャネルが複数キャプチャを行うように構成される第１のモードで動作可能であり、前記各チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号を前記ＡＤＣに供給する増幅器と、
    を備える請求項１に記載の試験アーキテクチャ。
12. 前記デバイスは、前記複数のチャネルの１チャネルが、信号相殺によってキャプチャを行うように構成される第２のモードで動作可能であり、前記チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号を前記ＡＤＣに供給する増幅器と、
    を備える請求項１に記載の試験アーキテクチャ。
13. 前記アーキテクチャは、前記複数のチャネルの各チャネルが、信号相殺によってキャプチャを行うように構成される第３のモードで動作可能であり、前記各チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号を前記ＡＤＣに供給する増幅器と、
    を備える請求項１に記載の試験アーキテクチャ。
14. 前記第２のモードは、複数キャプチャを行うように構成された前記複数のチャネルの残りのチャネルをさらに含み、前記残りのチャネルのそれぞれは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号を前記ＡＤＣに供給する増幅器と、
    を備える請求項１２に記載の試験アーキテクチャ。
15. 自動試験装置のための再構成可能な試験アーキテクチャであって、
    信号ソースと、
    複数のチャネルとを備え、該複数のチャネルはそれぞれ、複数のモードに構成可能であり、前記モードはそれぞれ、前記モードの別のモードとは異なるレベルの精度を提供する、試験アーキテクチャ。
16. 前記複数のモードは、各チャネルが複数キャプチャを行うように構成される第１のモードを含み、前記各チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号をＡＤＣに供給する増幅器と、
    を備える請求項１５に記載の試験アーキテクチャ。
17. 前記複数のモードは、前記複数のチャネルの１チャネルが、信号相殺によってキャプチャを行うように構成される第２のモードを含み、前記各チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号をＡＤＣに供給する増幅器と、
    を備える請求項１５に記載の試験アーキテクチャ。
18. 前記複数のモードは、前記複数のチャネルの各チャネルが、信号相殺によってキャプチャを行うように構成される第３のモードを含み、前記各チャネルは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記信号ソースからの相殺信号を受け取り、前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号をＡＤＣに供給する増幅器と、
    を備える請求項１５に記載の試験アーキテクチャ。
19. 前記第２のモードは、複数キャプチャを行うように構成された前記複数のチャネルの残りのチャネルをさらに含み、前記残りのチャネルのそれぞれは、
    被試験信号およびベースライン信号を受け取り、第１結合器出力信号を供給する第１結合器と、
    前記第１結合器出力信号を受け取り、第２結合器出力信号を供給する第２結合器と、
    前記第２結合器出力信号を受け取り、残差信号をＡＤＣに供給する増幅器と、
    を備える請求項１７に記載の試験アーキテクチャ。

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